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Nos confrères d'EE Times ont publié le résumé d'une présentation par TSMC de ses nodes à venir, un article  dans lequel on peut relever quelques informations intéressantes.

TSMC revient d'abord rapidement sur l'état de son node 28nm. Sa Gigafab 15 produirait aujourd'hui 50000 wafers dans ce node par mois. Cette quantité devrait cependant rapidement doubler avec la mise en route de la seconde tranche de la Gigafab 15. La production devrait démarrer d'ici un mois et arriver, d'ici cinq mois, à un débit de production identique à la première tranche.

En ce qui concerne le 20nm, TSMC donne quelques détails intéressants. Avec l'arrivée du double patterning sur ce node, les gains habituels de densité et de performances devraient être réduits, une tendance que l'on avait déjà entendue du côté de la Common Platform. Le 20nm sera vraisemblablement un node de transition vers le FinFET (le node suivant en 16nm), même si TSMC se refuse de le dire. Côté performances, quelques chiffres ont été donnés à savoir 20% de fréquence en plus, ou 30% de consommation en moins par rapport au 28nm, ce qui reste tout de même assez élevé. Une vingtaine de tapeouts sont attendus cette année dans les Gigafab 12 et 14 avec une production en volume pour 2014. Parmi ceux-ci, un Cortex-A15 20nm est attendu pour le mois de mai.

Pour le 16nm, le développement du node est actuellement en cours en parallèle, on se souvient de cette annonce en début de mois d'un premier tapeout de Cortex-A57. Assez peu de détails sont donnés, si ce n'est que les premiers wafers de tests clients pourraient être lancés vers la fin de l'année avec une production qui monterait (probablement très doucement) en volume en 2014. Actuellement, TSMC travaille principalement sur des structures SRAM 128 Mbit dont les yields sont en avance par rapport aux estimations. Si les blocs logiques ont déjà été testés (cf l'annonce du Cortex), les blocs d'interface (mémoire ou autre) devraient commencer à être testés en juin.

De manière beaucoup plus surprenante, TSMC à indiquer espérer produire d'ici 2015 des wafers 10nm utilisant la technologie EUV. Pour rappel, TSMC a investit également dans le fournisseur d'outils ASML.


Une machine EUV ASML
La firme se réserve cependant assez prudente, indiquant qu'elle ne dispose toujours pas du dernier modèle d'outil de ASML (le NXE:3300 ). TSMC indique également continuer a travailler sur une technologie alternative pour ce node, le multiple electron beams sur lequel TSMC avait annoncé travailler avec MAPPER . La particularité de la technologie est qu'il ne s'agit plus littéralement de photolithographie, le masque disparaît et la source lumineuse est remplacée par des flux d'électrons qui viennent réagir avec un film préalablement déposé sur le wafer. Le débit de ces machines est qualifié par TSMC "d'encore trop lent", même s'il n'est pas comparé à celui, lui aussi très lent, de la technologie EUV actuellement (nous vous renvoyons a cette interview ou Mark Bohr évoquait le problème).

On notera enfin quelques informations sur les technologies de die stacking et les progrès en matière de 2.5D et 3D. Le concept du die stacking consiste à relier plusieurs dies directement entre eux par une couche de silicium, sans nécessiter de fils (des TSVs, Through Silicon Vias, sont utilisésà la place, ce qui permet d'augmenter significativement la bande passante et réduire la complexité). Les technologies dont on parle visent à terme à relier plusieurs dies logiques entre eux même si ce n'est pour l'instant qu'un objectif lointain.

La technologie 2.5D consiste à placer côte a côte deux dies, qui reposent sur un interposer qui contient lui-même des TSV pour interconnecter les dies. L'épaisseur de cet interposer est actuellement de 100nm mais devrait se réduire de moitié. Xilink propose actuellement un FPGA fabriqué sur le process 28HPL de TSMC qui interconnecte quatre dies, le Virtex 7 2000T.


Sur cette photo de nos confrères de 52solution , vous pouvez voir à gauche les quatre dies logiques et l'interposer. La puce assemblée est en quatrième position.
TSMC indique que les yields obtenus dépassent les 95% sur les interposers utilisés pour cette puce et plusieurs autres tape-outs devraient avoir lieu cette année, sans plus de précision. TSMC continue de travailler sur le sujet de Wide I/O avec des puces de test qui lient un die 40nm avec une puce mémoire Hynix, un montage qui a passé les tests de validation du JEDEC.

En ce qui concerne la superposition de dies (la "vraie" 3D), TSMC pense effectuer le tapeout d'une puce 28nm avec sur chaque couche des dies mémoire, avant de passer au mélange logique/mémoire. Il faudrait cependant attendre 2015 ou 2016 pour retrouver ces puces en production selon TSMC.

Notons enfin qu'en ce qui concerne le 450mm (la taille des wafers, elle est actuellement de 300mm de diamètre pour les nodes haut volume de TSMC), la production ne devrait pas démarrer au mieux avant 2016 voir 2017 malgré des tests en cours. Les outils EUV sont ceux qui poseront - là encore- le plus de problème selon TSMC, ils pourraient ne pas arriver avant 2017 en version 450mm.

TSMC vient de publier un communiqué de presse  indiquant le premier tape-out d'un design d'ARM Cortex-A57. Pour rappel, le Cortex-A57 est le futur SoC d'ARM basé sur l'architecture ARMv8 et qui supportera pour la première fois le 64 bits. Nous avions détaillés ici l'annonce en octobre dernier par ARM de ces architectures, indiquant que la société proposait à ses partenaires des designs pour les process 20nm, des puces prévues pour 2014 pour rappel.

On se souvient cependant qu'ARM et TSMC avaient indiqués vouloir travailler sur l'après 20nm dès l'été dernier, et c'est dans ce cadre qu'il faut lire l'arrivée de ce tape-out (une puce qui sort de la chaine de fabrication, rien ne dit qu'elle est pleinement fonctionnelle) sur le process 16nm FinFET de TSMC qui est encore en cours de mise au point. Le fabricant taïwanais indique que le portage du design d'ARM vers son process 16nm a été réalisé en moins de six mois. En octobre dernier, TSMC avait effectivement indiqué (voir ici chez nos confrères de EE Times) qu'il utiliserait un ARMv8 comme puce de test pour la mise au point de son process 16nm.

Bien entendu, si ce portage et ce premier tape-out sont intéressants, il ne dit pas grand-chose sur l'état réel d'avancement du 16nm chez TSMC, ni même du 20nm. Pour rappel, TSMC utilisera pour le 20nm un design planaire basé sur un double patterning, à l'image de GlobalFoundries et des membres de la Common Platform. Et tout comme GlobalFoundries, TSMC semble vouloir accélérer la cadence pour passer le plus vite possible à la génération suivante (16nm chez TSMC, 14 chez GloFo) qui utiliseront les FinFET. Le 20nm devrait décidément avoir une durée de vie assez courte chez la plupart des constructeurs…

Nos confrères du China Times  rapportent quelques propos issus de Morris Chang, CEO de TSMC à propos des capacités de production de sa firme. L'année 2012 avait été particulièrement mouvementée pour la société taïwanaise dont le process 28nm aura été particulièrement contraint en termes de volumes.

Le Dr. Morris Chang, Chairman et CEO de TSMC
Les livraisons de wafers 28nm ont tout de même compté, sur l'année, pour 12% du chiffre d'affaire et le volume de production devrait être triplé pour l'année 2013. TSMC indique que son carnet de commande est déjà complet jusqu'au troisième trimestre, poussé par des commandes significatives de processeurs ARM, de puces graphiques et de processeurs x86 (AMD pour rappel fabriquera Temash et Kabini, ses puces basse consommation chez TSMC).


La Fab 14 de TSMC, une des "Gigafab" qui produira en volume le 20nm en 2014.
En ce qui concerne le 20nm, Morris Chang a indiqué qu'il pense que la montée en volume de la production sera significativement plus rapide sur les deux premières années de (2014 et 2015) que cela ne l'a été pour le 28nm (2012 et 2013), laissant entendre que des accords avaient été passés avec plusieurs clients ayant des besoins importants en termes de volume (Apple et Qualcomm avaient tenté de négocier des termes d'exclusivité pour le 20nm, afin d'éviter, pour Qualcomm tout du moins, les contraintes de volume du 28nm cette année).

TSMC a également indiqué continuer à investir sur les générations suivantes comme le 16nm qui verra l'arrivée des transistors FinFET chez le constructeur, mais aussi dans des technologies comme l'EUV ou le packaging CoWoS .

Nos confrères de X-bit Labs  rapportent des propos tenus par Paul Otellini lors d'une conférence technologique organisée par la firme Sanford Bernstein, CEO en partance d'Intel, concernant les transitions à venir sur le marché des semiconducteurs.

Selon Paul Otellini, plusieurs transitions à venir dans la décennie (le passage de wafers 300mm vers 450mm et l'utilisation de la lithographie EUV) pourraient avoir un impact fort sur les acteurs du marché, le futur ex CEO indiquant qu'historiquement, seule la moitié des acteurs du marché survivaient à un changement de taille de wafers.

Contrairement à Intel et comme nous l'avions évoqué précédemment, le reste de l'industrie n'est en effet pas particulièrement pressé de passer au 450mm, une transition maintes fois retardée même si l'on avait noté il y à un peu plus d'un an de cela un début d'accord de la part des principaux acteurs côté fabrication. On avait d'ailleurs vu Intel, TSMC et Samsung investir successivement dans le fournisseur d'outil ASML.

L'impact du 450mm touchera probablement plus, et c'est ce que soulignait Paul Otellini, les acteurs dits fabless qui n'auraient pas des besoins en volume aussi importants que les autres, ou qui pourraient souffrir encore plus qu'actuellement de problèmes d'allocation sur les process de fabrication dernier cri. On avait vu récemment Qualcomm et Apple  tenter de négocier par un investissement de plus d'un milliards de dollars des droits de productions exclusifs sur certaines usines.