Le JEDEC évoque la DDR4

Tags : DDR4; JEDEC;
Publié le 23/08/2011 à 12:43 par
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Le comité de standardisation dédié à la mémoire, le JEDEC, vient de publier quelques détails sur les pistes de travail empruntées pour le futur standard mémoire DDR4. La spécification est toujours en cours d'élaboration et le JEDEC annonce qu'elle devrait être terminée d'ici à mi-2012 (ce qui n'empêche pas des guerres d'annonces entre Samsung et Hynix…). C'est en soit un retard de plus puisque l'on attendait la finalisation de la spécification avant la fin de l'année. Si le nouveau délai est tenu, cela marquera sept années entre la publication des standards DDR3 et DDR4, là où quatre années séparaient les publications des standards DDR, DDR2 et DDR3.

Si la tension d'alimentation principale de la mémoire devrait varier avec le temps (de 1.2 à 1.05V, de la même manière que la DDR3 aura évolué de 1.5 à 1.2V), la DDR4 imposera une tension pour les I/O (VDDQ) qui restera fixe quoiqu'il arrive, de 1.2V. Le but étant de simplifier les designs et d'assurer la compatibilité future plus facilement. La VDDQ jouera également un rôle dans le nouveau système de terminaison.

Afin de réduire la consommation et de limiter le bruit sur le bus, la DDR4 implémentera pour la première fois le concept du DBI (Data Bus Inversion). L'idée est de limiter au maximum les inversions complètes, par exemple passer d'une transmission de 1111 à 0000 puis de nouveau 1111. Via un bit supplémentaire, le DBI permet d'indiquer que la valeur du milieu doit être comprise comme inversée. En pratique ce sont donc des valeurs de 1111, 1111 et 1111 qui seront transmises. Le système avait déjà été intégré à la GDDR4 et 5, il évite dans tous les cas que plus de la moitié des valeurs changent entre deux transferts successifs.

Autre nouveauté notable, la largeur des transferts redevient variable. Si la DDR3 se limitait à des transferts d'une largeur de 64 bits (x8), la DDR4 rajoute un peu plus de flexibilité avec trois largeurs (32, 64, 128 bits).


La question de l'intégrité des transferts, généralement réglée de manière globale avec l'ECC se verra affublée d'un système supplémentaire de CRC qui pourra être utilisé ponctuellement, par exemple uniquement sur certaines opérations d'écritures. Un mécanisme de détection de la parité au niveau des puces est également prévu.

En ce qui concerne la gestion des canaux et les performances, le communiqué ne s'avance que très peu. La DDR4 à toujours pour objectif de doubler les transferts par broche par rapport à la DDR3 (de 0.8/1.86 GT à 1.6/3.2 GT). En ce qui concerne la topologie, s'il semblait acquis que le concept de canaux gérant plusieurs barrettes disparaisse au profit d'un modèle point à point (l'équivalent de multiples canaux ne gérant qu'une barrette à la fois, voir cette actualité), aucune précision supplémentaire n'a été apportée.

La prochaine réunion de travail du JEDEC se tiendra le 12 septembre.

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