AMD 760MP & Athlon MP

L´Athlon MP

Si les Athlon actuels fonctionnent parfaitement en bi processeur, AMD s’est tout de même donné la peine de sortir de nouveaux Athlon dédiés au bi processeur, les Athlon MP. En fait, ces processeurs sont tout simplement basés sur le nouveau core Athlon, le Palomino. Les innovations par rapport à l’actuel Thunderbird sont multiples.

Première chose, son design a été optimisé afin qu’il soit moins gourmand électriquement. Ainsi, à fréquence égale un Athlon Palomino sera 20% moins gourmand qu’un Ahtlon Thunderbird, ce qui se ressentira bien entendu sur la chaleur dégagée par le CPU. Du fait de ses optimisations, le design du core à changé, d’où cette rotation à 90 degrés que vous pouvez observer sur les photos. En fait, la taille du core tout comme le nombre de transistors reste a peu près équivalent : 120 mm² et 37 Millions de transistors pour le Thunderbird, contre 128mm² et 37.5 Millions de transistors pour le Palomino. Au passage, sachez que les Palomino intègrent désormais une sonde de température, sonde qui n’est malheureusement pas encore reconnue par les cartes mères que l’on trouve actuellement sur le marché.

D’autres innovations sont censées influencer les performances mêmes de l’Athlon MP. C’est notamment le cas du SSE, qui est désormais complètement supporté par ce processeur via le jeu d’instruction 3DNow! Professional. Jusqu’alors, les Athlon disposaient, en sus du MMX et du 3DNow !, des 19 instructions SSE qui venaient compléter le MMX. L’Athlon MP supporte désormais les 52 instructions SIMD FP du SSE. Au passage, sachez que le SSE2, introduit par Intel avec le Pentium 4, devrait être supporté par AMD en 2002 avec les processeurs de la famille Hammer (ex-K8).


L´Athlon ´Thunderbird´ à gauche, l´AthlonMP Palomino à droite

De plus, la gestion des TLB (Translation Look-aside Buffer) a été améliorée. Du fait de l’utilisation de mémoire virtuelle, qui permet à un PC de travailler comme si il disposait d’un espace d’adressage supérieur à la capacité mémoire dont il dispose, le processeur travaille sur des adresses mémoires virtuelles qui doivent ensuite êtres traduites en adresses physiques. Cette traduction prenant un peu de temps, une mémoire associative, les TLB, fait office de cache et stocke les dernières traductions effectuées. A titre d’information, les Thundebird dispose de 24 entrées dans le L1 ITLB (Instruction TLB), 32 entrées dans le L1 DTLB (Data TLB), 256 entrées dans le L2 ITLB et 256 entrées dans le L2 DTLB. Avec le Palomino, les améliorations sont les suivantes :

- Passage de 32 à 40 entrées pour le L1 DTLB
- Architecture exclusive (pas de doublon) pour les L2 ITLB et L2 DTLB
- Possibilité d’écrire dans les TLB avant la fin de l’instruction

Si la mémoire cache ne change pas à proprement parler (128 Ko de cache et L1 et 256 Ko de cache L2 gérés de manière exclusive), sa gestion est améliorée. En effet, le Palomino dispose d’un dispositif de pré-chargement des données automatique en cache L2. Pour faire simple, il analyse les accès mémoire afin d’essayer de deviner les données dont aura prochainement besoin le processeur afin de les charger en avance. Du coup, on gagne quelques précieux cycles d’horloges lorsque ça fonctionne.