Future archi AMD : finalement 128 Ko de L1

Publié le 02/06/2006 à 19:51 par
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Mise à jour : Un ingénieur en chef d’AMD a précisé à Real Word Tech  que les caches L1 pour les données et les instructions étaient de 64 Ko chacun, soit un total de 128 Ko. Pas de changement du côté de la taille donc par rapport au K8, ce qui est plutôt une bonne nouvelle d’autant que ceci sera combiné à une latence revue à la baisse et une bande passante doublée (2x16 octets / cycle, contre 2x8 auparavant). On apprécierait par contre qu’a l’avenir AMD indique L1D lorsqu’il donne la taille de ce dernier au lieu d’indiquer L1, ce qui correspond normalement à la somme du L1D et du L1I ...


Lors de la AMD Technology Analyst Day, AMD a donné des détails concernant la taille des caches qui composeront sa nouvelle architecture, qui est parfois appelée K8L sans que ce nom de code soit confirmé par AMD.

On connaissait déjà la taille du cache L2, 512 Ko par core, et celle du cache L3, 2048 Ko partagé. On connaît désormais celle du cache L1 puisqu’il sera de 64 Ko par core : c'est comme sur les architectures Pentium M / Core Duo / Core 2 Duo, mais c’est deux fois moins que pour un K8.

AMD aurait indiqué que ce changement était logique étant donné le rajout d’un cache L3, une explication qui ne nous convainc guère étant donné l’écart de performances entre ces types de caches. De plus, le fait de travailler en 64 bits par exemple augmente la pression sur les caches.

En contrepartie, on peut noter que la latence du cache L1 devrait être réduite et que AMD annonce un débit doublé (32 octets / cycle). Bien entendu il existait certainement des contraintes de taille du die qui ont fait qu’il fallait bien réduire quelque chose, même si les images du die ne semblent pas montrer une réduction du cache L1, mais on aurait préféré que ces améliorations se fasse sans baisse de taille même si on peut penser que la baisse induite par ce changement sera largement compensée par les autres améliorations de cette architecture.

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