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Pour le second jour de l'IDF, Intel nous a donné quelques petits détails en plus sur Optane/3D XPoint. Lors d'une session dédiée aux serveurs, quelques chiffres ont été donnés concernant la version DIMM de la mémoire Optane/3D XPoint.

Coté coût, Intel avait toujours indiqué qu'il se situerait entre celui de la mémoire NAND et celui de la DRAM. En pratique Diane Bryant a indiqué qu'a capacité égale, le prix des DIMM pourrait être inférieur de moitié à celui de la mémoire DDR4. Côté capacité on pourra atteindre 4x la densité, ce qui est relativement flou étant donné qu'on ne sait pas s'il s'agit d'une comparaison avec de la mémoire registered ou classique. En pratique on se souvient qu'Intel a annoncé que ses premières puces 3D XPoint seront des puces de 128 Gbits. Avec huit puces on peut imaginer des DIMM de 128 Go, et de 256 Go avec 16 puces.

Lors d'une session dédiée à la mémoire, nous avons également continué d'entendre le message par lequel la DDR4 Optane rentrera bel et bien dans des slots DDR4 classiques, mais il ne s'agira pas d'une gestion pleinement transparente.

Officiellement Intel indique que cette mémoire DIMM Optane sera dédiée spécifiquement à sa plateforme Skylake serveur, et il semble que le contrôleur mémoire intégré dans Skylake disposera d'un mode de fonctionnement spécifique pour la DIMM Optane même si nous n'avons pas pu obtenir plus de détails techniques. Il nous a été répété à nouveau qu'il sera possible de mixer sur les canaux mémoires des DIMM Optane et DDR4 malgré tout, et qu'il pourrait être nécessaire d'avoir de la mémoire DDR4 classique pour démarrer le système (la mémoire Optane étant alors gérée comme un second niveau de mémoire).

Dans tout les cas, il nous a été confirmé sans la moindre équivoque que ces DIMM Optane « DDR4 » ne fonctionneront pas sur d'autres plateformes, y compris les plateformes Skylake desktop actuelles.

Lors d'une session sur la mémoire, Intel est revenu sur la question du support de la mémoire DDR3 traditionnelle. Pour rappel, Intel indique sur son site que les processeurs Skylake, dans le cas de l'utilisation d'une carte mère DDR3, ne supportent que la mémoire DDR3L (avec une tension de 1.35V).

Officiellement Intel nous a confirmé que Skylake ne supporte pas directement la mémoire DDR3 classique à 1.5V, cependant il est possible de modifier les cartes mères pour pouvoir supporter une tension de 1.5V ou supérieure, ce que semblent faire la majorité des constructeurs via une modification du BIOS.

Avec le passage au 14nm, les tensions à l'intérieur du processeur sont en baisse ce qui pose un problème pour le contrôleur mémoire. En pratique Intel ne valide pas l'utilisation de tensions mémoires au delà de 1.35V pour la DDR3 même si cela ne semble pas poser de problème majeur à l'usage. Selon notre interlocuteur il peut effectivement y avoir un risque (léger) pour le processeur ce qui pousse Intel a ne pas valider de tensions au delà de 1.35V.

Malgré tout les constructeurs de cartes mères "prennent le risque" en effectuant eux même la modification. Pour être complet, sachez que nous avons réalisés des tests CPU et GPU en DDR3 dansnotre article Skylake avec de la mémoire alimentée en 1.5V et même 1.65V sans le moindre problème. Il est cependant possible que certains modèles de cartes mères Skylake DDR3 se limitent à un support officiel en bloquant la tension, un point que nous essayerons d'éclaircir auprès des fabricants de cartes mères.

Intel est relativement avare de détails sur ce à quoi ressembleront les gammes de processeurs Skylake. En ce qui concerne les portables, nous avons noté cependant une confirmation de la part de Kirk Skaugen lors d'une session consacrée au jeu : Intel proposera des processeurs K pour portables.

Ces processeurs Skylake pour portables en version quatre coeurs disposeront d'un coefficient multiplicateur débloqué, et il sera possible d'utiliser l'utilitaire d'overclocking Intel eXtreme Tuning Utility pour les overclocker. Il est probable que XTU impose des restrictions sur le coefficient multiplicateur maximal. On ne sait pas encore dans quelle mesure il sera possible de jouer sur les tensions.

Vraisemblablement, les limites seront fixées à la fois par Intel et par les OEM en fonction de leurs designs. Intel semble imposer que ces puces K soient réservées à des portables « gamers », épais, et équipés de systèmes de refroidissement imposants.

Sur scène, Kirk Skaugen a montré pour l'occasion un portable de la marque Evga qui se lancera pour l'occasion sur le marché des portables. On ne sait pas si, à l'image des cartes mères, ces portables seront disponibles en Europe. Notez enfin que durant la même session, il a été confirmé qu'Intel proposera bel et bien des SSD Optane à destination du marché des joueurs en 2016.

Enfin ! Comme promis, Intel profite de l'IDF pour commencer a parler des détails de l'architecture de Skylake au travers de plusieurs sessions qui ont eu lieu en cette première journée. Nous avons tenté de regrouper le maximum d'informations dans cette longue actualité, en sachant que le constructeur tend a lâcher au compte goutte les détails d'une session à l'autre, il n'est pas impossible que certains détails ne soient dévoilés que dans les jours à venir ! Nous allons tenter de noter les différences par rapport à Haswell, vous pouvez vous rafraichir la mémoire en relisant notre article.


Avant de commencer, on notera que le constructeur travaille sur Skylake depuis plusieurs années (plus de 5) et que le projet, réalisé en Israel (Intel alterne deux équipes, une en Israel, l'autre dans l'Oregon) aura été modifié plusieurs fois pour rajouter successivement des TDP de 15 watts (avec les Ultrabook lancés à partir de 2008) puis de 4.5W (Core M) ainsi que des variations de packaging. On notera aussi, et c'est une première, que les détails que nous indiquons en dessous ne concernent que la version grand public de Skylake. La version serveur profitera de choix différents au niveau de l'architecture, on sait par exemple que seule la version serveur de Skylake supportera l'AVX512, mais les différences devraient être plus larges.

Frontend, scheduler et unités d'execution

Dans les grandes lignes on ne notera pas de changement majeur sur le frontend qui reste de type 4-way (jusque 4 instructions x86 décodées en simultanées) comme pour Sandy Bridge et Haswell. En pratique de ces quatre instructions CISC, jusque 6 micro-ops (les instructions RISC) peuvent toujours être générées.

En amont du décodage, on retrouve la prédiction de branchement qui évolue par contre significativement. Intel ne rentre pas dans les détails de l'algorithme mais indique qu'il est plus intelligent et capable de considérer des branchements beaucoup plus longs qu'auparavant. De la même manière, Intel a augmenté la taille des différents buffers durant les différentes étapes du front-end, un changement que l'on retrouve a presque toutes les nouvelles architectures.

Les micro-ops décodées sont en effet stockées dans deux files capables d'en stocker 64 par thread (contre un buffer unique de 56 pour Haswell), un changement majeur qui permet au scheduler de tenter d'extraire un maximum de parallélisme.

Le scheduler a pour but de dispatcher les micro-ops vers les unités d'exécution. Il profite des files rallongées et de certains changements au niveau de ses algorithmes dans la gestion de l'hyperthreading.


Le point le plus flou pour l'instant concerne les unités d'exécution. Pour rappel, avec Haswell on disposait de 8 ports sur lesquels étaient répartis de multiples unités d'exécution (ALU pour les instructions sur les entiers, des unités AVX/flottants, les chargements/sauvegardes de données en mémoire, les branchements…). Pour l'instant tout ce que l'on sait, c'est que le nombre d'unités a augmenté sans savoir celles qui ont été ajoutées. Deux autres détails ont été donnés par les ingénieurs d'Intel : l'unité en charge des divisions gagne en flexibilité, tandis que la latence de traitement de certaines instructions FPU serait en baisse. Intel nous a promis que nous aurions plus de détails sur ces points dans une session à venir.

Globalement les changements sont intéressants dans le sens ou ils permettent en théorie de maximiser un peu plus l'utilisation des unités d'exécution de chaque coeur, ce qui peut se traduire dans certains cas par une augmentation importante des performances. Le constructeur a par ce biais réussi à améliorer significativement ses résultats dans un des benchmarks SPEC sur un coeur (ce qui a valu à nos confrères allemands de ressortir la rumeur - évidemment fausse - d'un hyperthreading inversé en fin de semaine dernière !). Les changements restent cependant très localisés et dans l'absolu, Intel continue d'affiner les grandes lignes d'une architecture Core, certes excellente, mais qui reste la même dans les grandes lignes depuis des années.

Jeu d'instruction

Lors de notre test de Skylake, nous avions noté la présence d'une nouveauté dans le jeu d'instruction : MPX, Memory Protection Extension. Ces instructions permettent de rajouter des vérifications sur les adresses mémoires accessibles pour éviter les attaques type buffer overflow et empêcher un processus d'accéder a de la mémoire a laquelle il n'a pas droit. Nous n'avons pas encore obtenu plus de détail sur ces instructions.


Par contre, une autre nouveauté complémentaire concerne ce que le constructeur appelle SGX, pour Software Guard Extension. Ces instructions permettent de créer des zones mémoires protégées qui ne sont accessibles qu'au processus qui les a crée, et qui, dans le cas ou les données auraient été tout de même corrompues, couperait le fonctionnement du process concerné afin de maximiser sa sécurité. De la même manière, l'utilisation d'une zone mémoire sécurisée (Secure Enclave) désactive toutes les possibilités de deboguage sur le système.


Si l'on imagine aisément l'utilité de ces extensions dans certaines situations dans le monde de l'entreprise, d'un point de vue grand public on pensera surtout aux implémentations éventuelles de DRM qui pourraient utiliser ces technologies à l'avenir.

Gestion de l'alimentation

Un gros travail a également été réalisé sur la gestion de l'alimentation avec un usage accru du power gating de certaines unités gourmandes, c'est notamment le cas des unités AVX2 qui sont éteintes lorsqu'elles ne sont pas sollicitées. Des économies ont été réalisées à tout les niveaux, particulièrement celui des interconnexions et des I/O pour limiter au maximum la consommation.

Les ingénieurs ont travaillé plus spécifiquement sur les scénarios idle ou « presque » idle comme la lecture vidéo pour augmenter au maximum la longévité de la batterie en usage mobile. Parmi les solutions retenues pour arriver à ce but, on retrouve l'ajout de domaines d'horloges séparés pour le System Agent, le contrôleur mémoire et l'I/O eDRAM (pour les modèles qui en sont pourvus).

Un travail important a également été réalisé sur l'unité de gestion de l'énergie (Power Control Unit) pour la rendre un peu plus intelligente dans de multiples scénarios ou elle devient capable d'estimer un risque de throttling et de réduire a l'avance la fréquence pour éviter d'atteindre la température maximale à laquelle un throttling sévère est inéluctable.


L'autre choix concerne l'utilisation du Duty Cycle Control en lieu et place d'un changement de fréquence. Comme indiqué par Intel, réduire la fréquence (via les P-States pour les coeurs) permet de diminuer la consommation de manière linéaire, et il est souvent plus efficace d'éteindre et d'allumer (un peu a la manière d'un contrôleur PWM) les unités tout en gardant une fréquence plus élevée.

Speed Shift

L'autre changement majeur concernant la PCU est ce qu'Intel appelle Speed Shift, un changement fondamental du fonctionnement des P-States. Pour rappel, la fréquence du processeur est gérée à la fois par le processeur lui même et le système d'exploitation. Le processeur propose une table dite de P-States (via les tables ACPI) qui indique les différents couples de tensions/fréquences qu'il peut utiliser.


Dans un fonctionnement classique, le système d'exploitation, en fonction de la charge qu'il traite, va contrôler explicitement les changements de P-States (ce qui requiert une latence d'environ 30ms selon Intel) en choisissant un niveau (par exemple, P1, la fréquence maximale « non turbo »). Il y a cependant - chez Intel - deux exceptions à cette règle. La première concerne les fréquences Turbo qui varient en fonction du nombre de coeurs actifs. Cette gestion s'effectue directement par le processeur. L'autre est le cas du throttle lorsque l'on dépasse la température de fonctionnement critique. Dans ce cas le processeur effectue seul (heureusement !) le throttling en passant dans les modes dits de contrôle thermique.

L'idée de Speed Shift est de changer la relation entre le système d'exploitation et le processeur. D'une, avec Speed Shift le processeur expose désormais la totalité des fréquences disponibles, y compris les modes Turbo gérés jusqu'ici de manière transparente. Ensuite, le système d'exploitation va donner une sorte d'indication globale pour indiquer s'il faut privilégier la performance ou l'économie d'énergie (remplaçant le concept des modes performance/balanced/etc que l'on retrouvait par exemple sous Windows 7, ainsi que le mode batterie/alimentation pour les portables). Enfin, par défaut le PCU est capable de gérer tout seul les P-States en choisissant automatiquement le mode qui semble le plus adapté à la volée et de manière complètement autonome.

Par dessus ceci, le système d'exploitation peut décider d'intervenir, mais cela se fait d'une manière nouvelle. En effet, le système définit une fréquence minimale ainsi qu'une fréquence maximale, laissant là encore au PCU une marge de manoeuvre pour optimiser automatiquement au mieux en fonction de la charge. Il est également possible de demander une fréquence précise, de manière optionnelle, mais cela se fait en plus des fréquences mini et maxi et n'est en rien garanti.


Intel implémente des algorithmes avancés dans son PCU qui tentent d'estimer en permanence s'il est plus intéressant de limiter la fréquence dans le cas d'une charge légère constante, ou au contraire de pousser la fréquence pour pouvoir éteindre le plus rapidement possible les unités et sauver de l'énergie au final.


L'algorithme du PCU tente également de détecter les situations ou l'on interagit avec le système pour améliorer le côté responsif du système. L'idée de base telle que voulue par les concepteurs du système était de passer le plus rapidement possible en mode turbo lorsque l'on détecte une interaction (réveil, souris, etc) pour donner l'impression que le système est plus réactif. En pratique le PCU tente de détecter les charges typiques d'une interaction et utilise plusieurs systèmes pour filtrer des charges plus longues (lecture vidéo), ou tellement courtes qu'elles ne mériteraient pas que la fréquence augmente.


En pratique en tout cas,Intel indique être capable de réduire à la fois la consommation tout en ne sacrifiant pas sur les performances. Vous pouvez voir sur ce slide quelques résultats annoncés par le constructeur même s'il n'est pas rentré plus dans les détails !

Speed Shift changeant fondamentalement le mode d'interaction entre le processeur et système d'exploitation, on ne sera pas surpris d'apprendre que son support doit être explicite, et est donc aujourd'hui limité. Aujourd'hui, seul Windows 10 est capable de l'exploiter. Sur tous les autres OS, le fonctionnement reste à l'ancienne.

Il est intriguant de voir qu'Intel n'a pas encore publié de patch pour Linux pour y ajouter le support de Speed Shift. D'autres technologies de Skylake comme MPX ont en effet eu droit à un support dès janvier sous Linux. Malgré tout, l'idée de rénover le concept fort vieux des P-States est une excellente idée, laisser la main au processeur sur sa fréquence parait presque une évidence et il sera très intéressant de voir l'impact pratique qu'aura cette technologie sur la conservation de la batterie sur les versions mobiles de Skylake.

eDRAM, IVR, Chipset

Un autre changement important concerne la manière dont la mémoire eDRAM est interfacée avec le processeur. Avec Broadwell par exemple, l'eDRAM est interfacée derrière le cache LLC et peut contenir de la mémoire utilisée par l'IGP ou par les coeurs mémoires (des tags dans le LLC marquent qui utilise quoi).


Avec Skylake l'eDRAM se retrouve placée entre le LLC et le contrôleur mémoire, s'intégrant de manière encore plus transparente dans la hiérarchie mémoire. En pratique ce changement permet de mettre en cache des données qui peuvent venir d'un peu partout. Le L4 peut ainsi contenir en cache des requêtes PCI Express ou du chipset.

Cette transparence est cependant débrayable dans le cadre d'une utilisation graphique. Le pilote graphique Intel dispose d'un mode d'accès spécifique qui lui permet de demander où il souhaite que soit mises en cache certaines informations. Il peut demander a ce que des informations soient stockées dans le L3, ou dans l'eDRAM au choix, ou au contraire nulle part. Des décisions que le pilote, selon Intel, est plus a même d'estimer correctement. L'impact réel de ce changement est difficile à évaluer même si potentiellement il devrait profiter aux utilisations non graphiques.

On notera sur la question de la suppression du régulateur de tension intégrée que les ingénieurs nous ont donné une réponse : la décision de les supprimer a été prise spécifiquement à cause des modèles 4.5W ou l'IVR était inefficace. Une « meilleure » solution, s'ils avaient eu plus de temps selon les ingénieurs d'Intel aurait été de supprimer l'IVR uniquement sur les modèles basse consommation et de les garder sur les autres. Un sous-entendu qui laisse penser que le constructeur pourrait opter pour cette séparation a l'avenir pour Cannonlake.


Notons pour terminer que le chipset, au delà des changements déjà évoqués dans notre article, propose une particularité originale : il est désormais capable d'entrer en mode throttling en cas de surchauffe. L'idée est surtout d'éviter la situation ou, a cause d'une surchauffe de la plateforme, le PCH pourrait mettre en péril le système. Intel gagne surtout un peu de marge pour les puces 4.5 et 15W qui incluent dans le package le PCH, jusque à côté du die cpu/graphique.

Le premier Keynote de cet IDF était l'occasion d'assez peu d'annonces concrètes même si certaines étaient intéressantes. Brian Krzanich n'aura pas parlé du tout des architectures à venir ou du retard du 10nm, préférant évoquer de grandes idées, parfois un peu vagues. Peut être pour ne pas parler des choses qui fâchent !

On passera donc rapidement sur les différentes initiatives logicielles et les divers partenariats mis en avant. On retiendra surtout qu'Intel continue de pousser fortement derrière sa technologie de caméras 3D RealSense avec des SDK pour a peu près tous les OS (y compris pour les systèmes dédiés à la robotique et aux IoT), et que de nouveaux constructeurs vont proposer des caméras 3D comme par exemple Razer dont un modèle était montré.

On notera également l'arrivée de nouveaux SDK pour Curie , l'implémentation du SoC Quark qui avait déjà été présenté lors du CES et qui vise le marché des wearables.


Le constructeur annonçait également des partenariats pour EPID, Enhanced Privacy ID, une technologie d'identification poussée depuis quelques années par Intel (voir ce PDF de 2011 ) et pour laquelle la société annonçait deux partenariats avec des vendeurs de microcontroleurs IoT (Atmel et Microchip). Une des idées présentée derrière EPID était d'utiliser des bracelets connectés intelligents (qui reconnaissent leur porteur) pour effectuer l'identification et remplacer les mots de passe dans le cadre de l'entreprise.


La vraie annonce concernait Optane, le nom commercial qu'Intel utilisera pour la mémoire 3D XPoint qui avait été présentée brièvement fin juillet. Il s'agira du nom de la marque qui regroupera la mémoire 3D XPoint avec le contrôleur et les firmwares dédiés. Au delà de l'annonce du nom, le constructeur a fait une démo rapide d'un early prototype de SSD Optane connecté en PCI Express (le constructeur n'a pas dit sur combien de lignes il était connecté) comparé à un SSD DC P3700.


Plusieurs tests de performances ont été montrés, réalisés sous IOMeter, montrant un avantage de 5 à 8x « pratique » selon les charges (70/30 lecture/ecriture, et lecture en QD 1 à 8) par rapport au SSD DC P3700. Pour ce qui est des détails techniques, nous n'en aurons pas eu durant le keynote. Nous avons tout juste obtenu la confirmation qu'Intel proposera des disques au format « SSD » mais également sous la forme de DIMM DDR4. Des DIMM qui seraient utilisables sur une future plateforme serveur Intel non annoncée ou elle pourrait même cohabiter avec des DIMM de DRAM classiques (on ne sait pas de quelle manière). Il faudra attendre l'année prochaine pour avoir plus de détails !