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AMD détaille l'architecture de Zen

Tags : AMD; AVX2; Excavator; Jaguar; SGX; TSX; Zen;
Publié le 24/08/2016 à 02:45 par Guillaume Louel

Comme annoncé, AMD a profité de la conférence Hot Chips pour dévoiler les détails de l'architecture des cores CPU Zen, utilisée par ses prochains processeurs. AMD avait déjà dévoilé la semaine dernière quelques grandes lignes, cette fois on dispose de beaucoup plus de détails techniques.

Notez qu'en ce qui concerne les versions disponibles des puces, le nombre de cores, la fréquence, ou le fonctionnement du contrôleur mémoire, il faudra attendre, AMD ne dévoilera ce type de détails qu'ultérieurement. On a tout de même droit à nombre de détails techniques.

Le message de base d'AMD est de dire que l'architecture est repartie d'une feuille blanche, même si AMD concède avoir réutilisé certains blocs fonctionnels de ses architectures précédentes. En pratique, Zen aura été développé pour remplacer intégralement Jaguar et Excavator, ce qui laisse penser qu'on verra Zen décliné dans de larges gammes de TDP dans les mois à venir.

Le jeu d'instruction

Avant d'entrer dans les détails, un point sur les jeux d'instructions. AMD se met à jour en supportant à peu près toutes les extensions existantes, on retrouve ainsi AVX et AVX2, l'accélération des instructions SHA, mais aussi des choses plus originales comme les instructions de mémoire transactionnelle (TSX), introduites avec assez peu de succès par Intel pour Haswell. AMD rajoute en prime deux instructions, dont une pour libérer une ligne de cache, et l'autre pour combiner des pages mémoires. AMD est donc aligné sur ce que proposait Intel jusque Broadwell, Skylake n'ajoutant que SGX et MPX dont l'utilisation est plus particulière.

Zen dans les grandes lignes

Ce schéma des grandes lignes avait déjà été présenté mais désormais AMD y accole beaucoup plus de détails. Pour rappel ce schéma commence en haut à droite, avec la partie Branch Prediction ou les instructions arrivent avant d'être décodées. Le point important à retenir est qu'AMD distingue clairement le chemin "Integer" (bloc rouge, opérations sur les nombres entiers, et toutes les opérations classiques comme les boucles, etc...) et le chemin "Floating Point" (bloc orange, opération sur les nombres à virgules). Ils disposent de chaque côté de leurs propres schedulers et Mike Clark, l'architecte en chef de Zen qui a effectué la présentation pour AMD les décrit comme des coprocesseurs indépendants.


Schéma de fonctionnement des Haswell avec leurs ports d'exécution qui mélangent entiers et flottants sur les ports 0 et 1

Comme vous pouvez le voir ci dessus, il s'agit d'une implémentation qui diffère de ce que propose Intel sur ses architectures Core ou les instructions flottantes sont traitées sur les mêmes ports que les autres instructions (un port peut regrouper plusieurs unités d'execution), avec un scheduler unique. Par le passé, cette scission était nécessaire pour AMD, l'architecture Bulldozer regroupait dans un module deux blocs "Integer" et partageait un seul bloc "Floating Point". Ce qui ressemblait a une bonne idée s'est heurtée à de nombreux problèmes sur Bulldozer et ses dérivés. AMD a voulu conserver l'idée de la séparation tout en résolvant les problèmes restant, nous y reviendrons.

Le front-end

Tout en haut du graphique d'architecture précédent, on retrouve la partie du front end qui récupère (fetch) les instructions. Son rôle est d'extraire les instructions à exécuter, la prédiction de branchements (on parle de conditions, si elle est vraie, effectue ceci, sinon, effectue cela) tentant de déterminer lesquels seront nécessaires. Le TLB (un cache pour traduire les adresses mémoires virtuelles) est intégré et tout le mécanisme a été amélioré pour être plus efficace en ajoutant une table pour les adresses de retour des branches (l'endroit ou l'exécution doit se poursuivre à la fin de la branche, le bloc d'instruction exécuté après la condition).

Les instructions récupérées vont ensuite être placées dans le cache d'instruction avant d'être décodées. C'est ici que les instructions x86 sont lues par le processeur, qui les transforme en des micro-opérations (micro-op) qui seront exécutées par la suite dans le pipeline. Les décodeurs sont capables de traiter jusque quatre instructions par cycle (c'est équivalent à ce que propose Intel sur Haswell et Skylake) qui sont transformés en jusque 6 micro-op. Certaines instructions peuvent être fusionnées en une seule micro-op (notamment celles de branchements), la encore les similarités avec ce que propose Intel sont fortes.

Comme chez Intel, AMD utilise un cache qui stocke la correspondance entre une instruction décodée et la micro opération qui en est issue. Le jeu d'instruction x86 comportant un bon millier d'instructions de tailles variables, l'idée est de garder en cache les instructions les plus récemment décodées en mémoire pour pouvoir les traduire automatiquement en micro-op sans repasser par la case décodage. Cela permet d'ajouter plusieurs micro-op supplémentaires par cycles a traiter.

Par rapport à ses architectures précédentes, AMD dit avoir "significativement" augmenté la taille de son Op Cache et que ce seul changement est responsable d'une grande partie des gains d'IPC et de consommation. On y retrouve une logique semblable aux évolutions architecturales que l'on a vu à la concurrence : le front end joue un rôle excessivement important dans les architectures x86 sur les performances du reste de la puce. Le voir soigné de la sorte est plutôt une bonne nouvelle pour Zen même si comme toujours nous réserverons notre jugement en pratique !

On notera que les micro-ops sont placées dans une file, ou plus exactement deux files. AMD implémente pour rappel le SMT (Simultaneous Multi Threading) qui permet de gérer deux threads par coeur (l'HyperThreading est le nom marketing de l'implémentation SMT d'Intel). La file de micro-op est ainsi scindée en deux (ce qui est identique à ce que fait Intel pour Sandy Bridge et Skylake, Haswell ayant utilisé une file commune). Les instructions vont enfin être dispatchées vers les ports. En pratique 10 micro ops peuvent être envoyées (6 vers la partie "Integer" de la puce, 4 vers la partie "Floating Point"), soit deux de plus que sur Haswell (Intel ne nous a pas donné l'information pour Skylake).

Les unités d'executions

Les micro-op vont être dispatchées vers 6 files d'exécution (l'équivalent des ports d'Intel) dont la taille a été significativement augmentée (14 entrées par file, soit 84 pour cette partie de la puce, Skylake en compte 97 en tout mais il faut ajouter celles dédiées aux opérations FP, nous y reviendrons). AMD dispose de deux files dédiées aux opérations mémoires (AGU, adress génération unit) qui asservissent un système de lecture/écriture mémoire (Load/Store) sur lequel on reviendra. Quatre files sont dédiées aux instructions de "calcul" et de branchements. AMD les appelle ALU sur son schéma, il s'agit en pratique d'une série d'unités d'executions. Chaque ALU regroupe au minimum la possibilité de traiter les instructions logiques de base. AMD ne le détaille pas sur son schéma, mais d'autres unités sont présentes.

Le constructeur nous a confirmé que deux des ALU contiennent une unité dédiée au branchement, une ALU contient une unité gérant les divisions, une ALU contient une unité gérant les multiplications entières, et enfin une ALU contient une unité dédié au CRC32. AMD ne détaille pas la répartition exacte des unités sur les ALU, mais on apprécie les détails supplémentaires qui ont été donnés. L'efficacité de ces unités dépendra en grande partie de la capacité du front-end a les alimenter, mais sur le papier là encore, le design semble largement adéquat.

Comme nous le disions, les AGU asservissent les unités qui lisent et écrivent les données dans le sous système de cache. On retrouve des longueurs de files comparables à ce que l'on a chez le concurrent (72/44 pour Zen, 72/42 pour Haswell et 72/56 pour Skylake). Pour les chargements, AMD rentre dans le détail en indiquant qu'un des autres points faibles de ses architectures précédentes était lié aux opérations de chargement mémoire. Deux accès séparés 128 bits en lecture sont désormais possibles, et les unités peuvent accéder en simultanée au cache L1 et au cache TLB pour maximiser le débit, et ainsi streamer les données rapidement du cache L2 vers le L1.

L'efficacité des prefetchers (qui tentent de récupérer les informations en avance du moment ou le processeur en aura besoin) est indiquée comme meilleure et là encore il faudra attendre pour en savoir plus. Si AMD ne donne pas la rapidité de ses caches, il nous a été confirmé que la bande passante pratique est significativement plus rapide désormais, ce qu'on ne manquera pas de vérifier.

Si l'on revient en arrière, le dispatcher de micro-op pouvait envoyer jusque 6 instructions vers la partie Integer, et quatre vers la partie Floating point. Le scheduler dédié aux unités flottantes dispose ici de 96 entrées ce qui nous donne un total de 180 entrées par coeur (contre 97 pour Skylake). Il s'agit même en pratique d'un double scheduler.

C'était l'un des points faibles du design séparé que l'on évoquait plus haut : sur Bulldozer un scheduler trop petit sur la partie FP pouvait arriver à bloquer la partie Integer du CPU, un cas qui visiblement était assez fréquent. Avec un double scheduler, AMD dit avoir résolu le problème en pratique. On disposerais désormais bel et bien de deux blocs réellement indépendants pouvant travailler en parallèle (et ne se bloquant plus l'un l'autre).

Quatre unités d'exécution FP 128 bits sont donc présentes, deux dédiées plus spécifiquement aux multiplications et deux aux additions. Elles peuvent être combinées pour réaliser jusque 2 FMA 128 bits en parallèle par cycle. Sur ce point AMD est en retrait puisque Haswell pouvait effectuer deux FMA 256 bits par cycle. Il faudra voir l'impact pratique sur les performances, mais sur de micro benchmarks ou des cas spécifiques, ce sera un point limitant pour Zen.

Les caches mémoires

Sortons de la partie exécution pour regarder plus précisément les caches mémoires. AMD a choisi d'utiliser un cache L1 write back au lieu du write through utilisé précédemment, s'alignant là aussi sur ce que fait Intel. Cela devrait assurer une bien meilleure bande passante mémoire pour le L1 dont la taille est de 32 Ko. Chaque coeur dispose en prime d'un cache L2 de 512 Ko (le double de Skylake), et l'on retrouve un cache L3 partagé de 8 Mo assez spécial. Il est en prime (principalement) exclusif par rapport au cache L2.

Les blocs de coeurs

C'est l'un des rares détails d'un peu plus haut niveau qu'aura partagé AMD : les coeurs Zen sont regroupés par blocs de quatre. Chaque coeur comme indiqué plus haut est relié a son propre cache L2 de 512 Ko, et également à 2 Mo de cache L3. Ces quatre partitions de cache L3 sont reliées ensemble et chaque coeur peut accéder a chacune des partitions. Selon l'emplacement des données, la latence ne sera pas la même, même si AMD n'a pas voulu quantifier l'éventuelle différence (on admirera la manière dont AMD a tenté de détourner le sujet en parlant de latence moyenne !). Chaque CCX (le nom donné au groupe) dispose donc au total de 8 Mo de cache, et AMD peut ainsi construire des puces utilisant plusieurs modules CCX.

Ces derniers sont reliés point à point au reste du système (notamment au contrôleur mémoire, etc) par un data fabric, un système de bus interne. Dans le cas d'une puce disposant de deux CCX, un coeur souhaitant accéder à la mémoire L3 de l'autre bloc CCX passera par les blocs en amont du contrôleur mémoire, avec un système de cohérence type MOESI. Il n'y a pas de lien direct point à point entre les CCX à ce qui nous a été indiqué, en tout cas pour ce qui concerne les premières versions de Zen (les déclinaisons serveurs pourraient être reliées différemment). On notera enfin que les coeurs/L2 et le L3 disposent d'un plan de fréquence séparé.

Un dernier mot sur le Simultaneous Multi Threading

AMD a terminé sa présentation en indiquant avec beaucoup de précisions la manière dont les blocs sont partagés lorsque l'on utilise le SMT. En pratique il n'y a que très peu de cas ou AMD partitionne en deux des buffers pour chacun des threads. C'est le cas, nous l'avons vu plus haut, de la file de micro-op principale, et l'on notera que c'est le cas aussi pour la file d'écriture vers les caches. Les autres structures sont partagées entre les threads en fonction des besoins, ce qui est plutôt une bonne nouvelle là aussi.

En résumé

Cette présentation de Hot Chips était l'une des plus attendues, et l'on est obligé de dire que sur le papier au moins, AMD semble proposer une architecture vastement supérieure à ce qu'il proposait auparavant avec ses coeurs Jaguar ou Excavator. Certains diront que c'était un moindre mal, mais les changements sont conséquents.

Sur le papier, le travail important réalisé sur le front-end nous rappelle de nombreux choix également effectués par Intel pour son architecture Core, ce qui semble être une très bonne chose pour les performances et la consommation.

AMD garde un design différent pour la partie exécution en scindant en deux les ports "Integer" et "FPU". Un design qui n'avait pas particulièrement réussi aux modules de Bulldozer, mais AMD semble avoir appris des problèmes que cette partition avait causé. Il faudra voir si en pratique cette séparation portera enfin les fruits attendus.

De la même manière l'architecture des caches semble avoir été revue dans le bon sens, le passage au write back pour le L1 devrait augmenter largement sa bande passante, et le reste des caches est confortablement dimensionné.

Sur le papier, le retard architectural d'AMD semble en très grande partie comblé, et il n'y a que sur le choix des unités 128 bits en virgule flottante que l'on émettra un bémol.

Reste qu'entre la théorie et la pratique, de nombreuses choses peuvent jouer et si AMD martèle avoir fait progresser de 40% l'IPC par rapport à son architecture précédente, on rappellera que le chiffre est obtenu en comptant l'effet de l'intégration du Simultaneous Multi Threading. Sur ce qui est des performances monothread, point primordial, rien n'a été indiqué. Le fait que la notion de coeur ait été malmenée par Bulldozer et Excavator complique de toute manière l'interprétation de ces chiffres.

Comme toujours, seuls des tests pratiques pourront nous donner la réalité de la situation. Dans l'attente d'autres détails, que ce soit sur la partie uncore, et bien évidemment sur les fréquences et quantités de coeurs embarqués (sans parler des prix), nous n'irons pas plus loin dans les prédictions.

Dans tous les cas, le retour d'un semblant de concurrence dans le marché du x86 ne serait pas pour nous déplaire !

Vous pouvez retrouver ci dessous l'intégralité de la présentation d'AMD :

 
 

AMD annonce Beema et Mullins (MAJ)

Publié le 29/04/2014 à 06:00 par Guillaume Louel

MAJ : AMD nous a communiqué les fréquences de base des processeurs ainsi que des détails sur sa fabrication, nous avons mis à jour notre article en conséquence ci-dessous.

Un an après ses premiers processeurs basés sur l'architecture Jaguar, les Kabini en version mobile, et seulement quelques jours après leur lancement en version socket avec la plateforme AM1, AMD annonce aujourd'hui la seconde génération de ces puces, baptisées Beema et Mullins.


Techniquement, il s'agit toujours de SoC (System on a chip) qui sont, à l'image de la génération précédente, toujours fabriqués en 28nm. AMD nous a confirmé que ces puces avaient vu leur production passer de TSMC pour la génération précédente à GlobalFoundries. Un changement assez majeur qui peut expliquer en partie certaines des nouveautés ou non nouveautés ci-dessous, le changement de fab nécessitant un portage assez compliqué de la puce. Ce changement est également dans la lignée de ce que le constructeur avait indiqué pour les SoC des Playstation 4 et Xbox One qui doivent migrer eux aussi dans l'année chez GlobalFoundries, et qui utilisent eux aussi des cores Jaguar.

En pratique, on retrouve toujours deux gammes distinctes autour de ces SoCs, une version destinée aux tablettes (Mullins qui remplace Temash) et pour PC portables (Beema qui remplace Kabini), même s'il ne s'agit que d'une seule puce physique binnée en fonction des marchés.


Côté architecture, on ne retrouvera pas de changements majeurs que ce soit du côté CPU ou GPU. Bien que baptisés Puma+, les core sont identiques sur un plan fonctionnel à ceux des Jaguar, AMD s'étant concentré sur l'efficacité énergétique. D'aucuns diront que Puma est le nom de code de Jaguar porté chez GlobalFoundries. Il en va de même côté GPU ou l'on retrouve toujours l'architecture GCN.


Faut-il donc voir ces nouvelles puces comme des Richland par rapport aux Trinity ? Les changements semblent ici un peu plus conséquents et ont réclamé vraisemblablement un nouveau stepping de la puce.

Le changement principal concerne l'ajout d'un système de Turbo sur la puce, un point sur lequel AMD est particulièrement muet dans ses présentations. Les Kabini et Temash ne disposaient pas en effet de Turbo. On retrouvait une fréquence idle basse (800 MHz sur Kabini) et une fréquence active plus haute et commune à tous les cas d'utilisations. En pratique, Kabini semblait disposer d'un mode Turbo qui avait été désactivé. Une référence de Temash (A6-1450) était annoncée avec une fréquence variable entre 1.4 et 1 GHz, tandis que sur les Kabini en AM1, nous avons pu voir la présence de P-States supplémentaires entre la fréquence idle et la fréquence maximale, même s'ils ne sont pas utilisés. AMD nous a communiqué les fréquences de base des processeurs que nous avons reportés dans nos tableaux ci-dessous. On peut voir dans le cas des Beema que seul le plus gros modèle utilise en pratique un Turbo, toutes les références tablettes par contre en utilisent désormais un.

Le seul détail technique donné par AMD sur le fonctionnement précis du mode Turbo concerne le fait qu'il peut prendre en compte également la température du système pour évaluer la fréquence à utiliser, quelque chose qui vise plus fortement les versions tablettes.


Pour le reste on retrouve une nouveauté assez originale : l'introduction d'un AMD Platform Security Processor. Derrière cet acronyme se cache en réalité un core ARM Cortex-A5 incluant un coprocesseur cryptographique. Cet ARM permet d'implémenter TPM 2.0.


Les gammes Beema (blanc)/Kabini (gris) pour PC portable/ultraportable



Les gammes Mullins (blanc)/Temash (gris) pour tablettes


En pratique les caractéristiques avancées sont alléchantes et AMD se permet d'aller jusqu'à parler d'un doublement des performances par watts. Il faudra tempérer cet enthousiasme par le fait que le TDP de 25W qui sert à cette comparaison était surestimé sur Kabini, sans compter la présence du mode Turbo. Le meilleur exemple de ces impacts vient du niveau de performance CPU annoncé entre l'A4-6210 et l'A6-6310, dont le score PC Mark n'évolue que de 5% dans les benchmarks livrés à la presse par AMD malgré 600 MHz d'écart théorique si l'on regarde les fréquences Turbo… ou 200 MHz sur les fréquences de base !

Si AMD lance aujourd'hui officiellement ses produits, la disponibilité en pratique sur le marché dépendra des OEM, AMD indiquant simplement s'attendre à voir arriver des designs « autour de l'été ».

Cartes mères AM1/FS1b chez Gigabyte

Publié le 25/02/2014 à 13:31 par Guillaume Louel

Le constructeur taiwanais est le premier à dégainer des cartes mères au nouveau format AM1/FS1b, destinée pour rappel aux SoC Kabini desktop (voir notre test en version mobile) qui devraient être annoncés d'ici quelques semaines. Le constructeur semble avoir quelque peu préempté l'annonce d'AMD et donne même quelques détails.


Diagramme rappelant les caractéristiques du SoC Kabini

D'abord sur le nom du socket, AMD semble avoir gardé le FS1b évoqué par les premières rumeurs, mais la plateforme dans son intégralité s'appellera AM1. AMD aurait pu simplifier grandement tout cela, AM1 évoquant bien évidemment les sockets AM2/3 ! Autre changement surprenant, selon la description de la page de Gigabyte, ces nouveaux Kabini AM1 opteraient pour une dénomination APU Athlon/Sempron, ce qui indiquerait un changement dans la logique de nommage du constructeur (les APU actuelles, que ce soit les Kaveri ou même les Kabini mobiles, suivent la nomenclature AX-XXXX ou EX-XXXX). Des informations qu'il faudra bien entendu confirmer !

MAJ : Nos confrères de CPU-World  ont publié les caractéristiques attendues des Athlon et Sempron. Quatre modèles sont annoncés :
- Sempron 2650 : 2 cœurs, 1.45 GHz, HD 8240 (400 MHz)
- Sempron 3850 : 4 cœurs, 1.3 GHz, HD 8280 (450 MHz)
- Athlon 5150 : 4 cœurs, 1.6 GHz, HD 8400 (600 MHz)
- Athlon 5350 : 4 cœurs, 2.05 GHz, HD 8400 (600 MHz)

Les quatre puces sont annoncées avec un TDP de 25 watts, notez que le Sempron 2650 est annoncé comme limité à la DDR3-1333.


Gigabyte GA-AM1M-S2P

Côté cartes mères proprement dit, Gigabyte annonce deux cartes au format Micro ATX, les GA-AM1M-S2P et GA-AM1M-S2H. Commençons par évoquer les caractéristiques communes, à savoir deux slots DDR3 avec un support annoncé de la DDR3-1333 et DDR3-1600 (avec gestion des profils XMP). Côté son et réseau, on retrouve des contrôleurs Realtek, l'ALC887 d'entrée de gamme s'occupe du son ce qui limitera à trois jacks assignables à l'arrière de la carte mère. Pour le stockage, seuls deux ports SATA sont gérés par Kabini, on retrouve donc deux ports SATA sur les cartes sans surprise.


Gigabyte GA-AM1M-S2H

Les différences entre les deux cartes concernent en premier lieu les sorties graphiques disponibles, la S2P ne propose en effet qu'une sortie VGA, là ou la S2H ajoute en sus un port HDMI 1.4a. Côté extensions, la S2P propose un slot PCI Express x16 physique (fonctionnant en x4), un slot PCI Express x1 et un slot PCI. La S2H remplace le slot PCI par un second slot PCI Express x1.

Du côté des panneaux arrière, la S2P propose un port parallèle et un port série en supplément de la S2H. Les cartes ont en commun deux ports PS/2, deux USB 3.0, 2 USB 2.0 ainsi que le port réseau et les trois jacks assignables pour l'audio.

Gigabyte n'évoque pas encore le prix ou la disponibilité, le lancement de la plateforme était attendu pour le mois de mars.

AMD détaille sa roadmap serveur 2014

Publié le 18/06/2013 à 09:41 par Marc Prieur

AMD vient officiellement de dévoiler sa roadmap serveur pour 2014 :


Sur l'entrée de gamme et les processeurs basse consommation, les Opteron X-Series utilisant 4 cœurs Jaguar seront remplacés mi 2014 par Seattle. AMD abandonne donc le x86 sur ce segment ! Ce SoC gravé en 28nm utilisera 8 puis 16 cœurs ARM Cortex-A57 (basée sur l'architecture ARMv8) avec une fréquence d'au moins 2 GHz. AMD indique que les performances devraient être 2 à 4 fois supérieures à ses AMD Opteron X-Series avec une amélioration significative des performances par watts. Le SoC intégrera notamment un réseau 10 GbE.


Pour les processeurs mono Socket un peu plus haut de gamme les actuels AMD Opteron 3300, qui sont une déclinaison des AMD FX Vishera AM3+, seront remplacés par Berlin qui est une déclinaison de … l'APU Kaveri ! Une nouvelle plate-forme sera donc nécessaire pour Berlin qui sera décliné en version classique et en APU ou seulement CPU, avec l'iGPU désactivé. Seuls 4 cœurs Steamroller seront donc de la partie contre 8 Piledriver sur le plus gros Opteron 3300, le 3380 : AMD compte sur le HSA et l'iGPU basé sur l'architecture GCN pour offrir de meilleures performances. Berlin devrait être disponible au premier semestre 2014, Kaveri pointera-t-il malgré tout le bout de son nez en 2013 ?

Enfin sur le haut de gamme, AMD lancera au premier semestre 2014 les processeurs Warsaw. Compatibles avec les plates-formes G34 actuelles à base d'Opteron 6300, ils resteront basés sur l'architecture Piledriver et seront déclinés en versions 6 et 8 modules (12 et 16 cœurs) toujours gravés en 32nm. AMD annonce une amélioration des performances par watts, un point crucial dans le monde du serveur.

Au-delà du monde serveur on retiendra surtout de cette annonce l'abandon du x86 au profit de l'ARM sur les puces basse consommation, ainsi que l'absence de déclinaisons de l'architecture Steamroller au-dessus de Berlin, l'équivalent serveur de Kaveri. Si l'abandon des cœurs x86 Jaguar ne devrait pas pour le moment s'étendre à d'autres marchés chez AMD, le futur d'éventuels AMD FX "Steamroller" est lui de plus en plus incertain.

AMD lâche ses premiers Jaguar

Publié le 23/04/2013 à 11:38 par Guillaume Louel

AMD vient d'annoncer par le biais d'un communiqué  de presse le lancement de ses premiers SoC Jaguar. Nous vous avions pour rappel présenté Jaguar ici et , il s'agit d'une nouvelle architecture x86 basse consommation OOO (Out of Order, le processeur peut changer l'ordre des instructions qu'il exécute). Elle fait suite à l'architecture Bobcat que l'on retrouvait par exemple dans les APU Brazos d'AMD. Des cœurs Jaguar qui se retrouveront aussi dans le SoC qui équipera la Playstation 4.

Aujourd'hui ce sont les SoC G-Series qui sont lancés, il s'agit d'une gamme de SoC visant les usages embarqués avec des TDP qui varient entre 9 et 25 watts. Cinq modèles sont lancés, fabriqués on le suppose par TSMC sur son process 28nm :

  • GX-420CA : Quad Core, TDP 25W, CPU 2.0 GHz, 2 Mo L2, GPU 600 MHz
  • GX-415GA : Quad Core, TDP 15W, CPU 1.5 GHz, 2 Mo L2, GPU 500 MHz
  • GX-217GA : Dual Core, TDP 15W, CPU 1.65 GHz, 1 Mo L2, GPU 450 MHz
  • GX-210HA : Dual Core, TDP 9W, CPU 1.0 GHz, 1 Mo L2, GPU 300 MHz
  • GX-416RA : Quad Core, TDP 15W, CPU 1.6 GHz, 2 Mo L2, pas de GPU
On retrouve des modèles double et quadruple cœurs équipés tous d'un bloc Radeon "HD 8000" sur lequel on a peu de détails, si ce n'est qu'il supporte DirectX 11.1, OpenGL 4.2 et OpenCL 1.2. Notez que le dernier modèle est dépourvu de GPU, original pour un SoC mais de tels modèles existaient également dans la gamme précédente. Côté performances AMD annonce des 113% de performances CPU supplémentaires par rapport à la génération précédente et 20% côté GPU. Des chiffres qu'il faut mettre en perspective, la génération précédente ne proposait que des modèles 18W au maximum, uniquement dans des configurations simple et double cœurs (avec une fréquence maximale de 1.65 GHz).


En plus des blocs CPU et GPU, le SoC intègre un contrôleur PCI Express 8 lignes découpé en deux portions, d'un côté quatre ligne x1 indépendantes et de l'autre un lien x4 qui peut servir à relier un GPU additionnel. Ce dernier n'est cependant pas disponible sur les modèles qui disposent d'un TDPs inférieur (AMD ne précisant pas à quoi !). Le GPU est relié à un bloc d'interface pouvant piloter deux écrans en simultanée, gérant les standards DisplayPort 1.2, DVI, HDMI 1.4a, VGA, eDP et LVDS.

L'interface mémoire DDR3 est compatible DDR3-1600 (le modèle 9W est limité à la DDR3-1333) et supporte les modules 1.35V et 1.25V en plus de l'ECC. Le bloc southbridge propose 8 ports USB 2.0 ainsi que deux ports USB 3.0, deux ports Serial ATA 6 Gb/s, un contrôleur SD Card/SDIO ainsi qu'un contrôleur infrarouge.

Ces puces seront disponibles durant le second trimestre 2013 pour des prix compris entre 49 et 72 dollars, et lancent la première fournée de puces Jaguar qui devraient se multiplier rapidement !


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