Actualités informatiques du 02-06-2006
- Future archi AMD : finalement 128 Ko de L1
- LCD LED, OLED, SED : des retards à prévoir
- AMD Torrenza, co-proc pour Opteron
- AMD Direct Connect 2
Flux XML avec la liste des 20 dernières actualités.
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Actualités précédentes - Jeudi 1er Juin 2006
Future archi AMD : finalement 128 Ko de L1
Mise à jour : Un ingénieur en chef d’AMD a précisé à Real Word Tech que les caches L1 pour les données et les instructions étaient de 64 Ko chacun, soit un total de 128 Ko. Pas de changement du côté de la taille donc par rapport au K8, ce qui est plutôt une bonne nouvelle d’autant que ceci sera combiné à une latence revue à la baisse et une bande passante doublée (2x16 octets / cycle, contre 2x8 auparavant). On apprécierait par contre qu’a l’avenir AMD indique L1D lorsqu’il donne la taille de ce dernier au lieu d’indiquer L1, ce qui correspond normalement à la somme du L1D et du L1I ...
On connaissait déjà la taille du cache L2, 512 Ko par core, et celle du cache L3, 2048 Ko partagé. On connaît désormais celle du cache L1 puisqu’il sera de 64 Ko par core : c'est comme sur les architectures Pentium M / Core Duo / Core 2 Duo, mais c’est deux fois moins que pour un K8.
AMD aurait indiqué que ce changement était logique étant donné le rajout d’un cache L3, une explication qui ne nous convainc guère étant donné l’écart de performances entre ces types de caches. De plus, le fait de travailler en 64 bits par exemple augmente la pression sur les caches.
En contrepartie, on peut noter que la latence du cache L1 devrait être réduite et que AMD annonce un débit doublé (32 octets / cycle). Bien entendu il existait certainement des contraintes de taille du die qui ont fait qu’il fallait bien réduire quelque chose, même si les images du die ne semblent pas montrer une réduction du cache L1, mais on aurait préféré que ces améliorations se fasse sans baisse de taille même si on peut penser que la baisse induite par ce changement sera largement compensée par les autres améliorations de cette architecture.
LCD LED, OLED, SED : des retards à prévoir
Mauvaise nouvelle, les écrans nouvelle technologie seront tous en retard. Les écrans en backlight LED prévus pour cet été n'arriveront plus avant octobre. Les OLED attendus pour octobre justement sont eux repoussés à une date ultérieure, inconnue.
Enfin, comme on l'avait appris, les dalles SED (finalement réservées aux TV) de Canon et Toshiba n'arriveront plus fin 2006 ni même début 2007. leurs constructeurs pensent maintenant les lancer peu avant les Jeux Olympiques de Chine qui auront lieu dans deux ans, en août 2008.
AMD Torrenza, co-proc pour Opteron
AMD a annoncé qu’il introduira prochainement la technologie Torrenza pour sa gamme Opteron. Sous ce nom de code se cache une architecture ouverte afin d’accueillir des co-processeurs additionnels directement via l’HyperTransport, ceci afin de réduire les latences puisque l’accès à la mémoire centrale ainsi qu’aux Opteron serait ainsi direct et ne passerait pas par différents intermédiaires tels que le chipset si ils sont sur un bus tel que le PCI Express.
Dans un premier temps, il est question d’une intégration sous forme de module venant se loger sur un Socket Opteron. Concept qui n’a en fait rien de nouveau puisque la société DRC avait déjà annoncé fin avril un module à base de co-processeur programmable Xilinx Virtex 4. Ce module vient donc se loger au sein d’un Socket 940 et peut accéder directement à un Opteron adjacent ainsi qu’à la mémoire vive.
Toutefois, la volonté affichée par AMD de généraliser cette ouverture de l’HyperTransport à des co-processeurs devrait offrir de nouvelles possibilités bénéfiques sur certains secteurs spécialisés, en attendant l’intégration de co-processeurs sur le même packaging voir au sein même du die dans les années à venir ...
AMD Direct Connect 2
AMD avait déjà annoncé dans ses roadmap public qu’il lancerait en 2008 l’architecture Direct Connect 2. Sans donner de précision sur la date, AMD a précisé sa pensée. Ainsi, alors qu’actuellement chaque Opteron dispose de 3 liens HyperTransport 16 bits, ce nombre sera porté à 4, chaque lien pouvant être splitté en 2 liens 8 bits.
Avec cette possibilité, il sera par exemple possible de faire des machines utilisant 8 Opteron de nouvelle génération, soit 32 cores, chaque Opteron étant directement relié à ses 7 camarades et à un chipset via le dernier bus HT restant. Le design de telles cartes mères devrait être impressionnant !
