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En plus de ce que nous indiquions ce matin, nous avons glanés quelques détails supplémentaires sur la partie graphique intégrée à Haswell

D'abord au niveau du support des écrans. A l'image d'Ivy Bridge, trois framebuffers distincts sont gérés dans la puce pour piloter jusque trois écrans. Une possibilité qui réclame que deux ports DisplayPort soient présents sur la carte mère (voir notre test d'Ivy Bridge pour plus de détails) et qui n'est en pratique pas exploitée.

Haswell améliorera un peu la situation en supportant officiellement les hubs Display Port (MST pour Multi Stream Transport). Une démonstration d'Intel nous a montré l'utilisation de trois écrans simultanés connectés via trois hubs 2 ports chainés les uns aux autres (en pratique deux hubs 2 ports auraient suffit, Intel mettait simplement en avant pour sa démonstration sa gestion du chainage).


Sur ce schéma, on peut voir l'exemple d'une carte mère ou six écrans (4 DP et 2 HDMI)sont connectés sur deux ports Display Port. Attention cependant : s'il est possible de connecter plus de trois écrans, en pratique seuls trois images distinctes peuvent être générées côté GPU. Intel met simplement en avant avec ce schéma la possibilité d'effectuer du mirroring. Intel n'est pas le premier a gérer le support des hubs MST, AMD par exemple le propose depuis les HD 6000. Seul problème, ces hubs sont encore aujourd'hui introuvables. Rayon d'espoir sur ce point : selon notre interlocutrice, le modèle utilisé (basé sur un contrôleur ST Micro) pour la démonstration sera réellement disponible avant la fin du mois !


Terminons avec quelques détails supplémentaires sur les coeurs graphiques proprement dits. D'abord, une des particularités de la version GT3 de l'IGP est qu'elle dispose de deux partitions indépendantes, Intel les appelle «slice». L'intérêt de ce découpage est que dans le cas d'une charge graphique «légère», Haswell peut désactiver complètement l'un de ses slices pour limiter la consommation, une fonctionnalité qui a été ajoutée dixit le présentateur de la conférence pour les Ultrabook. Une confirmation du fait que l'on devrait retrouver ce GT3 dans des SKUs mobiles !


Enfin, Intel a ajouté quelques détails sur la partie codec de son IGP. On trouve quelques ajouts qui visent principalement l'accélération de la vidéo conférence. D'abord, l'encodeur H.264/AVC (connu sous le terme marketing QuickSync, voir ici) gère désormais la version «Scalable» du format. Il s'agit d'une extension du H.264 adaptée à la transmission de vidéo en ligne qui rajoute une notion de robustesse, le format peut en effet continuer a décoder une version dégradée de la vidéo en cas de fluctuation de la bande passante par exemple. Deux autres formats sont également gérés, le MPEG2 en encodage et le MJPEG en décodage. Dans les trois cas, le but est le même : ces formats serviront à accélérer des applications de type vidéo conférence (avec la possibilité d'améliorer le streaming également dans le cas du SVC).

Si la Keynote n'a pas été l'occasion de grandes annonces, les sessions techniques de l'IDF sont toujours beaucoup plus riches en détails ! Une première session de la matinée était dédiée à l'architecture d'Haswell, celle qui prendra place dans les remplaçants d'Ivy Bridge.

D'abord dans les grandes lignes, trois versions seront disponibles. Outre la version desktop et mobile, une version spécifique deux coeurs dédiée aux ultrabook sera également au programme. Différence principale avec la version mobile, elle intégrera (au sein du package) directement le chipset, pour un TDP de 15 watts (Intel n'ayant pas précisé si la version sous les 10 watts dont nous parlions précédemment intègrera également le chipset).

La modularité est le maitre mot utilisé par Intel pour Haswell. Outre le nombre de cores qui variera de deux à quatre, on trouvera trois coeurs graphiques distincts.


La nouveauté vient de l'arrivée de GT3, une troisième option graphique qui double ce qu'Intel appelle le slice. On trouvera donc deux blocs de rasterisation, de Z, de Stencil et de blending en plus des unités de calculs doublées. La partie en amont du GPU a été redimensionnée en fonction pour pouvoir gérer ces blocs supplémentaires. La présence du bloc mémoire additionnel a été éludée dans la présentation.


Du côté de la gestion de l'énergie, la plateforme gère les états SOix (1, 2 et 3) notamment supportés par Microsoft pour Windows 8 sous le nom de Connected Standby . L'intérêt de ces états est de proposer une plus grande finesse dans la gestion de l'économie d'énergie avec la possibilité de sortir de ces modes de veille avancés en 100 micro secondes, 3 milli secondes et 300 milli secondes (pour SOi 1, 2 et 3 respectivement).


Comme nous l'indiquions précédemment, Intel a effectué quelques changements dans son architecture CPU. D'abord du côté des instructions par cycles, deux ports sont ajoutés ce qui permet au moteur OoO de traiter jusque 8 instructions par cycle. Deux ports peuvent être utilisés pour les instructions FMA (A=A+BxC en virgule flottante), doublant leur capacité théorique de traitement.



Les modifications ne s'arrêtent pas là avec des changements (non documentés) sur l'unité de prédiction de branchements et une augmentation de la taille de multiples buffers.

Intel est revenu sans plus de précisions sur le support de la mémoire transactionnelle, avec TSX. Nous avions pour rappel parlé de cette technologie en détails dans cet article. D'autres détails devraient être dévoilés dans des sessions techniques sur lesquelles nous reviendrons bientôt.


Dernier point notable au niveau de la PCU, Intel indique que le ring bus et la mémoire cache font désormais partie d'un plan d'alimentation complètement séparé.

Des premiers détails plutôt alléchants pour ces puces. Leur arrivée étant toujours prévue pour le second trimestre 2013.

Au milieu d'une présentation sur les Ultrabooks, Intel a révélé une nouvelle déclinaison de processeurs Ivy Bridge avec un TDP inférieur à dix watts.

Prévu pour la première moitié de l'année 2013, ces Ultrabooks devraient se limiter à quelques modèles, Intel nous ayant indiqué que ces puces double coeurs ne seraient disponibles qu'en petites quantités. Une offre qui devrait s'étendre avec Haswell ou Intel lancera en simultanée les versions 15W (au lieu de 17) et moins de 10 watts pour la seconde moitié de l'année.

Bien que très énergisé par le béret de Mooly Eden, c'est bien d'une réduction drastique de la consommation dont nous a parlé Justin Rattner, Chief Technology Officer chez Intel, lors de la keynote de clôture de l'IDF, traditionnellement tournée vers le futur.


Pour pouvoir assurer l'évolution de ses performances et de ses produits, Intel s'est ainsi fixé plusieurs objectifs à long terme : pouvoir proposer des systèmes d'une puissance de 100 Gflops dans une enveloppe thermique de 2W d'ici à 2018, contre 200W pour un système Xeon équivalent actuel, et des supercalculateurs capables d'atteindre l'exaflops sans dépasser les 20 megawatts.

Pour atteindre ces objectifs, l'évolution des procédés de fabrication restera bien entendu primordiale, tout comme celle de l'architecture des CPUs. Intel indique cependant qu'il faudra s'attaquer au problème de la consommation sur de nombreux fronts : protocoles de communication, stockage, mémoire…


Intel a ainsi présenté un prototype de l'Hybrid Memory Cube développé en collaboration avec Micron et qui consiste à profiter du die stacking pour augmenter la densité de la mémoire mais également son débit. Une concentration qui permet d'améliorer le rendement énergétique d'un facteur 7 selon Intel.


Le prototype présenté consiste en une première couche qui contient la logique (un CPU simplifié probablement) sur laquelle sont empilées 4 couches de DRAM de 1 Gbits, soit 512 Mo au total. Un ensemble qui peut fournir une bande passante record de 128 Go/s, largement supérieure à ce dont sont capables les modules mémoire actuels. A terme, le but sera bien entendu d'empiler ainsi la mémoire sur les CPUs manycores pour profiter d'un accès plus rapide, mais également nettement moins consommateur d'énergie.


Un autre point sur lequel Intel travaille consiste à pouvoir abaisser la tension du CPU jusqu'au seuil du transistor. Habituellement, la tension est nettement plus importante, dans le but d'obtenir des performances élevées tant au niveau des transistors que de la transmission du signal. Si cette nouvelle approche pourrait permettre de laisser éveillés en permanence certains processeurs grâce à une plage de fonctionnement étendue, pouvoir se rapprocher des limites inverses du transistor pourrait paradoxalement favoriser la mise en place de systèmes très performants.


Pour travailler sur ce projet, Intel a mis au point un prototype de CPU, nom de code Claremont, basé sur un core Pentium qui peut abaisser sa consommation jusqu'à moins de 10 mW, de quoi pouvoir être alimenté par une petite cellule photovoltaïque. Certes dans ce mode la fréquence et donc les performances du CPU sont fortement réduites, mais le tout reste suffisant pour qu'un système Windows reste fonctionnel.

Ce CPU était en démonstration lors de différentes keynotes durant l'IDF, accompagné d'une ancienne carte-mère Pentium qui était par contre alimentée d'une manière classique. Pour faire passer la totalité de la plateforme à un niveau de consommation énergétique aussi faible, il y a encore du travail pour les ingénieurs d'Intel !

Intel profite de l'IDF pour lancer une nouvelle série de SSDs dédiée principalement aux data centers, les 710 Series. Grossièrement il s'agit d'une variante des 320 Series destinée à remplacer la famille X25-E. Par rapport aux précédentes informations, les taux de transfert n'ont pas évolués, mais le débit d'IOPS est en légère hausse avec 38500 IOPS en lectures aléatoires sur des blocs de 4k. En écritures aléatoires, il varie entre 2000 et 2500 IOPS et pourra monter jusqu'à 2400 à 4000 IOPS avec 20% d'overprovisionning.


Si ces SSDs proposent une endurance très élevées, ils sont pourtant basés sur de la mémoire MLC 25nm. Ce miracle serait obtenu grâce à la HET (High Endurance Technology) qui repose sur une optimisation de la NAND et une sélection des meilleurs échantillons, ainsi que sur diverses améliorations apportées à travers le firmware. Au final, l'endurance se rapproche de celles des X25-E (1 PB pour la version 32 Go et 2 PB pour la version 64 Go), avec respectivement 0.5 PB, 1PB et 1.1 PB pour les versions 100, 200 et 300 Go des 710 Series. Des chiffres qui pourront également grimper à 0.9 PB, 1.5 PB et 1.5 PB avec 20 d'overprovisionning.

Malgré l'emploi d'une mémoire MLC, certes retravaillée, la tarification est relativement élevée pour ces SSDs qui seront disponibles sous peu pour 649$, 1289$ et 1929$ pour les versions 100, 200 et 300 Go. Ils sont cependant annoncés avec une garantie classique de 3 ans, contre 5 ans pour les 320 Series.

D'ici quelques semaines, Intel devrait dévoiler la série SATA III en 25nm, Cheryville ou 520 Series, et un peu plus tard Hawley Creek, la seconde génération de cache pour la Smart Response Technology. Elle proposera toujours une capacité de 20 Go mais utilisera de la NAND SLC 25nm.