Les derniers contenus liés aux tags Toshiba et TLC

Des détails sur le 7nm à l'ISSCC 2017

Publié le 15/11/2016 à 16:29 par Guillaume Louel

La conférence ISSCC (International Solid-State Circuits Conference) se tiendra pour son édition 2017 du 5 au 9 février à San Francisco, et nos confrères d'EEtimes  ont eu accès à l'avant programme.

Comme tous les ans les acteurs du milieu des semi conducteurs y présenterons leurs nouveautés, et l'on notera que TSMC et Samsung présenterons leurs cellules SRAM (utilisées notamment pour la mémoire cache dans les puces). L'année dernière, Samsung avait proposé deux versions distinctes pour son process 10nm, optimisées pour la densité ou les performances, de 0.040 µm² et 0.049 µm².

D'après nos confrères, TSMC présentera une cellule SRAM 7nm de seulement 0.027µm², tandis que Samsung présentera une cellule SRAM 7nm de 0.030µm², mais fabriquée en EUV. D'après Samsung, l'EUV permettrait de diminuer la tension minimale nécessaire de 39.9mV (TSMC indique aussi des optimisations basse tension, on attendra la conférence pour comparer l'impact ou non de l'EUV).

La SRAM est un composant fondamental des puces et sa taille permet en général de se donner une bonne idée des process. Cependant il faut être assez méfiant, les constructeurs annonçant parfois des "records" de densité qu'ils n'utilisent pas forcément en production. Nous avons rapporté dans le tableau ci dessous les chiffres les plus bas (correspondant aux bibliothèques "hautes densité") pour TSMC, Samsung et Intel :

Par rapport au tableau, on notera qu'Intel n'utilise pas cette SRAM haute densité dans ses processeurs, mais de la SRAM 0.059 µm². Même en prenant cela en compte, Intel garde la meilleure densité à 16/14nm pour la SRAM. Le constructeur ne fournit pas encore d'infos sur ses futurs process.

TSMC n'a pas donné non plus de chiffre exact pour son 10nm, estimant simplement 50% de réduction par rapport à son 16nm sur la SRAM, ce qui nous vaut un chiffre entre parenthèses. Selon toutes vraisemblances, et conformément aux autres annonces sur la densité (2.1x d'après le constructeur), on estimera que TSMC devrait avoir une SRAM d'une taille légèrement inférieure à celle de Samsung.

Intel ne devrait pas effectuer d'annonce sur ce sujet lors de l'ISSCC, ce qui est assez dommage. Le constructeur devrait présenter les FPGA Altera Stratix 10 (14nm) tandis qu'AMD proposera une présentation plus en détails de Zen.

On notera aussi que Western Digital/Toshiba, ainsi que Samsung, présenterons des puces 3D NAND 512 Gbit TLC 64 couches. Dans le cas de Samsung, cette puce avait été annoncée cet été, plus de détails techniques devraient être disponibles. Pour Western Digital/Toshiba, cette puce avait été évoquée cet été comme objectif.

On notera que nos confrères pointent à raison un grand absent : une fois de plus, ni Intel, ni Micron, n'effectueront de présentation technique de leur mémoire 3D Xpoint !

OCZ TL100 par Toshiba pour l'entrée de gamme

Tags : OCZ; TLC; Toshiba;
Publié le 28/09/2016 à 14:08 par Guillaume Louel

Toshiba vient d'annoncer une nouvelle référence de SSD, le TL100  destiné à l'entrée de gamme. Il vient prendre sa place en dessous des VX500 introduits au milieu du mois.

Le modèle de contrôleur utilisé est pour l'instant inconnu, Toshiba précisant simplement qu'il s'agit d'un modèle "Toshiba" et qu'il utilise sa propre mémoire flash NAND TLC. Côté débits séquentiels, on retrouve 550 Mo/s et 530 Mo/s annoncés en pointe, et des chiffres d'IOPS 4Ko aléatoires de respectivement 85k et 80k. Des chiffres particulièrement élevés puisque l'on est au dessus de ceux annoncés sur le VX500. On imagine facilement, entrée de gamme oblige, qu'ils ne sont pas soutenus et obtenus uniquement via des techniques types SLC caching.

Le TL100 sera disponible uniquement en versions 120 et 240 Go, accompagné d'une garantie de trois ans. Les prix et la disponibilité ne sont cependant pas annoncés !

1 To par package en 2017 pour Toshiba

Tags : QLC; Samsung; TLC; Toshiba;
Publié le 11/08/2016 à 16:18 par Guillaume Louel / source: EETimes

Toshiba est lui aussi présent au Flash Memory Summit et y va de ses annonces. Il y a quelques semaines, Toshiba annonçait l'échantillonnage des dies NAND 3D 32 Go en 64 couches, avec pour objectif de proposer des dies de 64 Go en 64 couches en 2017.

La firme japonaise confirme cet objectif et indique qu'elle proposera en 2017 des packages de 1 To en reliant 16 de ces dies via des TSV (quelque chose de similaire à l'annonce de Samsung). Toshiba s'attend à doubler la densité de ses dies fin 2018/courant 2019 avec pour but de proposer des packages de 2 To en 2019.

On notera également que Toshiba pense passer à la version 4 du PCI Express en 2019, nos confrères d'EETimes rapportant également que Toshiba aurait désormais des puces NAND 3D en QLC fonctionnelles. Pour rappel, MLC, TLC et QLC indique le nombre de bits stockés dans une cellule (respectivement 2, 3 et 4 pour la QLC donc). Augmenter le nombre de bits permet d'augmenter la densité au détriment de la rapidité de programmation de la cellule.

Toshiba voit la QLC comme une solution aux besoins de stockages "froids" comme ceux de Facebook par exemple qui stockent indéfiniment des données qui ne changent pas. Aucune date n'est cependant avancée pour le moment pour une éventuelle disponibilité.

Dossier : Comparatif SSD 2012-2013 : 37 SSD SATA 6G 120 et 128 Go

Publié le 13/04/2012 à 14:50 par Marc Prieur

Un SSD, c'est bien, mais lequel ? Il était de mettre face à face les dernières nouveautés avec les anciennes références, c'est désormais chose faite avec ce comparatif de 37 SSD 120 à 128 Go en SATA 6G !

[+] Lire la suite

Top articles