Actualités informatiques du 04-09-2013

Nous vous avions parlé en 2011 du concept de l'Hybrid Memory Cube. Sur le papier il s'agit d'un concept simple, superposer une couche logique de contrôleurs mémoires avec de multiples dies de mémoire DRAM reliés les uns aux autres par des TSV (Through Silicon Vias, littéralement des fils qui passent au travers des différents dies, à l'opposée de la solution "classique" ou l'on fait passer les fils par le côté).

Chaque colonne sur le schéma représente un "vault" qui dispose en bas dans la couche logique de son propre contrôleur mémoire indépendant. L'avantage du système est d'être capable d'atteindre des bandes passantes très élevées, on parlait déjà en 2011 de 128 Go/s sur une seule puce !


Sur cet autre schéma, on peut voir le principe un peu plus en détail avec une puce qui superpose neuf dies (8 mémoires, un logique). On retrouve ici 16 vaults, chaque contrôleur est relié à un switch puis à quatre liens point à point vers l'extérieur de la puce. Ces nombres étant bien entendu modulables. Notez également que les cubes sont chainables entre eux.

Micron et d'autres sociétés (notamment ARM, HP, Hynix, IBM et Samsung) se sont alliés pour mettre en place un consortium dans le but de développer un standard commun. On notera avec un étonnement certain l'absence d'Intel dans ce consortium, alors que la société avait pourtant effectué les démonstrations lors de l'IDF 2011. La spécification (PDF)  a été publiée en avril avec des débits très prometteurs allant de 160 à 240 Go/s pour les modèles à quatre liens (en fonction de la vitesse individuelle des liens), et 320 Go/s pour le modèle huit liens.

Micron avait indiqué en 2011 que c'est IBM qui produirait dans son process 32nm HKMG. Aujourd'hui, dans un communiqué  qui parle de l'intérêt de l'intégration avec des FPGA, Micron s'engage un peu plus sur les dates en annonçant la livraison d'échantillons avant la fin de l'année, et surtout une production en volume pour 2014. On ne sait pas s'il s'agira toujours d'un process 32 HKMG. En déportant les contrôleurs mémoires directement dans les puces mémoires, l'Hybrid Memory Cube propose en plus d'un bond net de bande passante la possibilité de repenser les sous systèmes mémoires des processeurs. Reste à voir dans quel cadre elle pourra être utilisée. Le consortium indique viser très clairement les CPU et les GPU. Auprès de ces puces, l'HMC jouerait alors un rôle hybride à mi chemin entre ce que propose l'eDRAM et la mémoire traditionnelle.

Le HDMI Forum (une association fondée par Hitachi, Panasonic, Philips, Silicon Image, Sony, Technicolor et Toshiba) vient d'annoncer la version 2.0  de son standard de connectique vidéo et audio HDMI.

Cette nouvelle version apporte plusieurs nouveautés, mais surtout en premier lieu une amélioration du débit par rapport aux versions antérieures. Le HDMI 1.3 lancé en 2006 apportait pour rappel un débit maximal de 10.2 Gb par seconde, un débit conservé pour la version 1.4 lancée en 2009 qui apportait surtout des nouveautés autour du protocole (arrivée de l'Audio Return Channel, gestion de la 3D stéréoscopique, encapsulation IP, etc…).

Entre temps, la version 1.2 de DisplayPort est arrivée (fin 2009) en augmentant le débit à 17.28 Gb/s, ce qui permet entre autre de gérer des écrans 4K en 60 Hz. Sans trop de surprise donc, le HDMI 2.0 s'aligne sur ces caractéristiques puisqu'il propose une bande passante de 18 Gb/s. Au-delà du débit, le protocole évolue aussi avec la possibilité de gérer jusqu'à 32 pistes audio LPCM (au lieu de 8) ainsi que la diffusion de deux flux vidéo et quatre flux audio distincts en simultanée.

Côté connectique, pas de changement puisque l'on retrouve toujours les mêmes prises. Bonne nouvelle également, les câbles ne changent pas. Les câbles dits de catégorie 2 sont en effet annoncés comme compatibles avec les débits 18 Gb/s.