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Intel participait également à la conférence Hot Chips 24 (voir la présentation d'AMD), durant laquelle le constructeur a dévoilé quelques détails techniques sur Xeon Phi. Pour rappel, Xeon Phi était connu jusqu'il y a peu sous le nom de Knight's Corner, lui-même faisant suite à ce qui était le projet Larrabee (un projet d'accélérateur et de carte graphique).

Intel caractérise Xeon Phi comme un coprocesseur destiné aux calculs massivement parallèles (le segment HPC), situé sur une carte PCI Express. D'un point de vue technique on pourrait même parler d'un système complet. Là ou les cartes graphiques et les cartes d'accélération dont elles sont dérivées (type Nvidia Tesla ou AMD FireStream) fonctionnent effectivement comme un périphérique du système principal, communiquant via le port PCI Express par des API (par exemple OpenCL), Xeon Phi se comporte comme un système indépendant. A défaut d'un simple firmware, la carte démarre son propre système d'exploitation, un Linux, sur lequel on pourra faire tourner des programmes. Un système complet, puisqu'on pourra même effectuer une session Telnet/SSH vers sa carte Xeon Phi !

Un "programme" Xeon Phi sera donc en deux parties, une (maitre) qui s'exécute sur le processeur principal, et un autre programme distinct (esclave) qui sera exécuté sur la carte. Le programme maitre pilotant à distance le programme esclave, par le biais du protocole réseau TCP/IP. Cela peut paraitre quelque peu alambiqué mais en pratique, Intel ne fait qu'imiter la manière dont se programment les clusters de serveurs (notez tout de même que le transfert du programme esclave vers la carte sera effectué automatiquement et géré par le kit de développement d'Intel, pas besoin d'envoyer manuellement son programme manuellement via SSH, même si cela reste une possibilité pour ceux qui le souhaitent).


L'architecture de Xeon Phi n'est pas sans rappeler certaines puces graphiques, on retrouve en effet une série de cœurs (aumoins 50) disposant chacun de leur propre cache de niveau 2 (avec un Tag Directory, TD sur le schéma qui traque l'état des lignes de caches dans tous les autres L2), tous reliés autour d'un ring bus bidirectionnel (512 bits dans chaque sens effectif pour les données). Des contrôleurs mémoires sont également insérés sur le ring bus, placés de manières espacées.


Du côté des cœurs, Knight's Corner continue de reposer sur un P54C (les cœurs in-order du Pentium) auquel on a greffé une énorme unité vectorielle 512 bits. Intel indique qu'en pratique, la partie x86 d'un core ne représente que 2% de sa surface (le reste étant utilisé par l'unité vectorielle… et le cache L2 !).

Intel a effectué un grand nombre de changements par rapport à la première version de Larrabee, même s'ils ne sont pas tous détaillés. La grande majorité concerne le système mémoire, le cache L2 voit sa taille doublée de 256 à 512 Ko par cœur et dispose désormais d'un TLB de 64 entrées (voir ici).


Côté performances, Intel indique avoir augmenté de 80% les performances par cœurs à fréquence égale par rapport à Larrabee sous SpecFP, plutôt intéressant même si le niveau de performances réel de Larrabee était inconnu, et à ce que l'on sait, en dessous des attentes du constructeur. Intel indique également avoir particulièrement optimisé l'aspect consommation avec la possibilité pour l'hôte de forcer un mode "Package C6" pour minimiser au maximum la consommation, le processeur hôte devant alors redémarrer la carte lorsqu'il souhaite l'utiliser de nouveau. Un avantage intéressant qu'il faudra mesurer en pratique. Intel insiste beaucoup sur l'aspect consommation, le constructeur mettant en avant le fait qu'il dispose d'un node d'avance au minimum (22nm) avec les solutions concurrentes.

Pour le reste des détails techniques - il manque par exemple le nombre total de contrôleurs mémoires - il faudra attendre encore un peu. La pile de développement logicielle jouera également un rôle extrêmement important. Intel met en avant la flexibilité apportée par les cœurs x86 par rapport aux solutions propriétaires de ses concurrents et la possibilité de compiler très facilement un code existant pour le faire tourner sur Xeon Phi. Arriver à exploiter correctement les unités 512 bits étant le vrai cœur du problème. Sur ce point, il est probable que la marque en dévoile plus dans deux semaines lors son Intel Developer Forum qui se tiendra à San Francisco du 11 au 13 septembre, les coprocesseurs Xeon Phi devant être lancés avant la fin de l'année.

Nos confrères allemands de ComputerBase  pensent avoir mis la main sur une roadmap Intel évoquant Silvermont, la prochaine architecture Atom d'Intel. Gravée en 22nm, ces Atom seront les premiers à disposer d'une nouvelle architecture depuis l'introduction de cette gamme.

Le modèle évoqué par les slides est plus précisément Valleyview, un SoC destiné aux plateformes netbook/nettop qui remplacera les Atom Cedarview actuels (tels le D2700  ou le N2800). Pour rappel ces derniers sont basés côté x86 sur des cœurs d'exécution dits in order, traitant les instructions dans l'ordre précis dans lequel elles ont été reçues (un contrepied des architectures x86 actuelles, toutes de type Out Of Order, voir notre présentation de Jaguar  d'AMD sur le sujet). Côté graphique, Cedarview repose sur ce qu'Intel appelle GMA 3600, mais qui est en pratique un PowerVR SGX545.

Valleyview sera disponible dans des configurations 1, 2 et 4 cœurs, chaque paire de cœurs disposant de 1 Mo de cache L2 partagé. Côté mémoire, outre le support de la DDR3 1333, on notera la gestion du double canal ainsi que jusqu'à 8 Go de mémoire (DDR3 1066, simple canal et 4 Go pour CedarView). Les détails sur l'architecture OOO devront attendre une prochaine présentation. On retrouve cependant quelques informations intéressantes sur la partie GPU qui sera dérivée de l'architecture graphique utilisée sur les Sandy Bridge/Ivy Bridge. Quatre unités d'exécution (EU) seront présentes dans la puce qui disposera également des blocs fonctionnels de décodage/encodage vidéo (ce qu'Intel appelle QuickSync). Un second bloc de décodage H.264/JPEG hérité de PowerVR est également intégré, de manière assez bizarre. Il est probable qu'Intel souhaite garder une compatibilité avec certains logiciels qui ont adopté ce bloc pour l'accélération du décodage vidéo sur la plateforme actuelle.


Contrairement à Cedarview qui nécessite l'utilisation d'un chipset (le NM10), Valleyview est un SoC qui intègre ces fonctionnalités au sein du die. Elles ont été, pour le coup, remises au gout du jour. Exit le PCI Express 1.0, on disposera désormais de quatre lignes 2.0 qui pourront être utilisés pour des contrôleurs (SATA/USB/GbE), des chipsets spécifiques (cas de plateformes serveurs avec besoin d'interconnexions) ou des ASIC/FPGA custom. Intel listant à peu près tout sauf la possibilité d'utiliser un GPU additionnel (ce qui sera tout de même plus facile qu'actuellement, cf les "plateformes ION") !


Côté fréquence, Intel estime que ces SoC pourront être disponible entre 1.2 et 2.4 GHz environ, selon le type de configuration recherché (mobile, desktop, intégré, etc). La disponibilité n'est cependant pas attendue avant la fin 2013 ou les plateformes Type 3 (DDR3) et Type 4 (LPDDR2, version tablettes et quad core) devraient être lancées.

AMD a profité du week-end pour mettre à jour les prix officiels de ces processeurs. Voici donc les nouveaux tarifs par 1000 exprimés en $ HT :

On notera l'apparition d'un nouveau AMD FX 4 cœurs/2 modules, le FX 4130 qui vient s'intercaler entre les 4170 et 4100. Il dispose d'une fréquence de base de 3.8 GHz et un Turbo Core à 3.9 GHz, contre 3.6/3.8 GHz pour le 4100 et 4.2/4.3 GHz pour le 4170.

Les baisses de prix sont importante, variant entre 10.7 et 20% sur les AMD A-Series et entre 9.6 et 17% pour les AMD FX. Les Phenom II baissent également, surtout les Phenom II X4 955 et 965 Black Edition. Les Phenom II X6 baissent également, bien qu'ils ne soient malheureusement plus vraiment trouvables dans le commerce...

Après TSMC il y a quelques semaines, c'est aujourd'hui GlobalFoundries qui annonce le renouvellement de son partenariat avec ARM .

Par ce partenariat, ARM développera les bibliothèques et outils nécessaires (POP IP/Artisan) au développement de SoC utilisant ses architectures, adaptés aux futurs processus 20nm et FinFET de GlobalFoundries. En plus de concerner les architectures CPU Cortex A, l'accord intègre aussi la mise à disposition des blocs GPU Mali pour les clients de GlobalFoundries qui le souhaiteraient. On notera que le communiqué indique que ces solutions futures permettront d'atteindre "un nouveau niveau de performances et d'efficacité énergétiques pour les applications mobiles, allant des smartphones aux tablettes jusqu'aux ultra-thin notebooks".