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VR-Zone  publie quelques slides intéressants sur la nouvelle génération de Xeon Phi nommée Knights Landing. On savait déjà que ces puces prévues pour mi-2015 seraient gravées en 14nm, géreraient l'AVX-512, la DDR4, le PCi Gen3 et seraient disponibles en version Socket comme sur des cartes PCI-Express. En termes de performances, Intel vise une puissance maximale triplée, de l'ordre de 3 Tflops en double précision, et une efficacité par watts également triplée.

On en sait maintenant plus sur les détails de la puce. Alors que Knight Corner intègre actuellement 64 cœurs x86 de type P54C (Pentium, à noter qu'au mieux 61 sont actifs sur les Xeon Phi 7100) disposant chacun de 512 Ko de cache L2 et pilotant une large unité de calcul vectorielle, sur Knights Landing ce sont désormais 72 cœurs de type Silvermont (la dernière architecture Atom lancée il y a peu, qui est cette fois out-of-order). Ils sont associés par paire, partagent un cache L2 de 1 Mo et gèrent chacun deux grosses unités vectorielles prenant en charge le traitement des instructions AVX-512.


Alors que les cartes Knights Corner gèrent au mieux 16 Go de GDDR5 offrant une bande passante de 352 Go /s, cette fois la mémoire sera composée de 8 à 16 Go de MCDRAM directement intégrée sur le packacing de la puce et offrant une bande passante pouvant atteindre 500 Go /s. Il faut y ajouter six canaux de DDR4-2400 permettant de gérer 384 Go supplémentaire avec une vitesse de 115,2 Go /s.


Enfin Intel y intégrera 36 lignes PCI Express Gen3, de quoi permettre d'éventuelles connexions entre plusieurs puces, ou avec des puces additionnelles. Un trimestre après le lancement des versions de base, une version "KNL-F" intégrant directement deux contrôleurs Fabric sur le packaging processeur verra le jour, elle permettra de disposer des liens optiques à haute vitesse et latence faible pour interconnecter les puces au sein d'un supercalculateur. Ces contrôleurs rajouteront 15W de consommation au TDP du package complet qui sera de 175 à 215W selon la version, contre 160 à 200W sans.


Contrairement à Knights Corner, Knights Landing sera utilisé sur Socket et il ne s'agira plus d'un simple co-processeur sur une carte fille, ce qui permettra de faire des serveurs utilisant seulement des Xeon Phi, de quoi augmenter notablement la densité pour les calculs massivement parallèles. Voilà un argument qui pourrait faire mouche dans ce secteur face aux offres Nvidia et AMD, sachant qu'une déclinaison sur carte fille de Knights Landing limitée à 2 canaux et 64 Go de DDR4 est également prévue pour fin 2015.

C'est par le biais d'un de ses blogs  qu'Intel vient d'annoncer la prochaine version d'AVX, que l'on connaissait précédemment sous le nom de code 3.1 et 3.2. Il s'agira finalement d'AVX-512.

Comme son nom l'indique, AVX-512 est une extension du jeu d'instruction AVX qui rajoute des instructions SIMD (une instruction qui s'applique à de multiples données) 512 bits, soit le double de l'AVX actuel, pouvant cibler aussi bien des données entières que flottantes. Ce n'est pas la première fois que l'on voit un jeu d'instructions 512 bits chez Intel car c'est précisément ce que proposait le jeu d'instruction de Larrabee, et plus récemment de Knights Corner que l'on connait sous la dénomination commerciale Xeon Phi.

AVX-512 apporte une série de changements détaillés dans ce document PDF, on notera en premier lieu le nombre de registres qui passe de 16 à 32, tandis que les nouvelles instructions sont préfixées EVEX (au lieu de VEX pour AVX2). Ces dernières concernent aussi bien les entiers que les flottants et vous pourrez retrouver ci-dessous les grandes familles (classes) d'instructions disponibles.


La liste des classes d'instructions d'AVX-512. Vous retrouverez dans le PDF la liste complète des instructions à la page 75.

Notez qu'Intel parle dans son document "d'AVX-512 Foundation", sous entendant qu'il s'agit là du socle commun et que certains produits pourraient proposer des instructions supplémentaires. Ce n'est pas forcément surprenant puisque ces slides  indiquaient que Knights Landing (la prochaine version de Xeon Phi) utiliserait AVX3.1, tandis que Skylake (la prochaine nouvelle architecture CPU d'Intel qui apparaitra après Broadwell en 14nm) utilisera AVX 3.2.

Il sera intéressant de voir ce qu'Intel fera exactement de ces unités AVX 512 bits dans le processeur Skylake. Le directeur du Visual and Parrallel Architecture Group d'Intel, Ofri Wechsler est en effet à la fois en charge des projets Xeon Phi du constructeur (l'actuel Knights Corner, le suivant Knights Landing, et le futur Knights Hill) mais aussi de l'architecture graphique qui sera utilisée dans Skylake.

Sa biographie sur le site d'Intel indique également qu'il était responsable du projet qui tentait de construire un pipeline de rendering 3D logiciel fonctionnant sur Larabee, l'ancêtre des actuels Xeon Phi. Si des rumeurs laissaient penser qu'Intel pourrait un jour utiliser ce type de solution pour remplacer un GPU, l'échéance de Skylake est probablement encore trop proche pour que l'on voit arriver ce type de solution pour remplacer l'iGPU intégré aux processeurs. Skylake dans sa version desktop est en effet prévu pour 2015.