Actualités mémoires

Micron vient d'annoncer ses résultats pour son quatrième trimestre fiscal 2011 qui prenait fin le 1er septembre. Sans surprise, le fondeur annonce des ventes en baisse par rapport au même trimestre l'an passé puisque l'on passe de 2,493 Milliards à 2,140 Milliards. La marge brute s'effondre, passant de 31 à 15% et l'on passe d'un bénéfice de 342 millions de $ à 135 millions de pertes.

Sur l'année fiscale 2011, Micron annonce un chiffre d'affaires de 8,788 milliards contre 8,482 en 2010, le bénéfice n'étant par contre que de 167 millions contre 1,850 milliards l'an passé. Logiquement Micron pointe du doigt le prix de la mémoire très bas, avec notamment par rapport au trimestre précédent une baisse de 12% de son chiffre d'affaires sur la DRAM malgré une hausse de volume. Les ventes de Flash ont pour leur part augmentées de 11% en terme de chiffre d'affaires, la hausse de 40% en volume étant compensée là encore par la baisse de prix.

Cette situation devrait perdurer si les prix de la DDR3 ne remontent pas durablement. En effet, entre le 1er juin et le 1er septembre les prix n'ont cessé de chuter pour passer de 1,77 à 1$ pour une puce de 256 Mo DDR3-1333. Au cours du jour de 1,09$ on peut penser que Micron et les autres fabricants de mémoire sont encore déficitaires.

Elpida vient d'annoncer qu'il avait terminé le développement d'une puce DDR3-SDRAM de 512 Mo gravée en 25nm, une première. Par rapport à la version 30nm, Elpida annonce un gain de productivité de 45%, et un abaissement de l'intensité nécessaire à son fonctionnement variant entre 25 et 30% en charge et 30 et 50% au repos. Côté performances, Elpida parle d'un fonctionnement en mode DDR3-1866 et supérieur alors que la tension d'alimentation pourra être de 1.5 ou 1.35v. L'échantillonnage de ces puces est prévu pour la fin de l'année, tout comme le lancement de la production en volume.

Elpida confirme avec cette annonce son leadership technologique pour cette finesse de gravure. Le fondeur avait en effet annoncé en août dernier la production en volume de puces 256 Mo 25nm, alors que de son côté Samsung ne l'a annoncé que hier. Le leader mondial de la mémoire avait également annoncé qu'il comptait finaliser une puce 512 Mo 2xnm pour la fin de l'année, là encore en retard par rapport à Elpida donc.

La montée en puissance de la production de puces de 512 Mo en 2xnm, prévue pour l'année prochaine, devrait permettre de faire rapidement baisser le prix des barrettes DIMM et SODIMM de 8 Go, une bonne nouvelle pour qui en aurait l'utilité.

Samsung annonce que sa nouvelle usine Line-16 de 198 000m² était désormais opérationnelle. Destinée à la fabrication de mémoire NAND ou DDR, elle offre à ce jour la plus grosse capacité de production au monde.

La mise en chantier date de mai 2010, et Samsung vient de débuter en son sein la production en volume de mémoires Flash NAND de classe 20nm, le but étant d'atteindre les 10 000 wafers de 300mm de diamètre par mois. Samsung précise au passage qu'il prévoit de débuter la production de Flash de classe 10nm l'an prochain (soit entre 10 et 19nm, très certainement très proche de ce dernier chiffre).

Le fabricant en profite pour annoncer qu'il avait débuté la production en volume de puces mémoires 256 Mo DDR3 de classe 20nm (c'est le cas chez Elpida depuis août), annonçant des économies d'énergie pouvant atteindre les 40% et une hausse de la productivité de 50% par rapport à la DDR3 de classe 30nm introduite il y a un peu plus d'un an. Samsung précise qu'il travaille également à la conception d'une puce 512 Mo DDR3 de classe 20nm pour la fin de l'année.

Cette annonce a lieu dans un contexte difficile pour les fabricants de mémoire, avec des tarifs qui ont été divisés par près de 3 par rapport à la fin d'année passée. On note toutefois un tendance à la hausse ces dernières semaines, puisque le prix d'une puce 256 Mo DDR3-1333 étant remonté à 1.19$ après avoir atteint un plancher de 0.98$ en début de mois.

Le comité de standardisation dédié à la mémoire, le JEDEC, vient de publier quelques détails  sur les pistes de travail empruntées pour le futur standard mémoire DDR4. La spécification est toujours en cours d'élaboration et le JEDEC annonce qu'elle devrait être terminée d'ici à mi-2012 (ce qui n'empêche pas des guerres d'annonces entre Samsung et Hynix…). C'est en soit un retard de plus puisque l'on attendait la finalisation de la spécification avant la fin de l'année. Si le nouveau délai est tenu, cela marquera sept années entre la publication des standards DDR3 et DDR4, là où quatre années séparaient les publications des standards DDR, DDR2 et DDR3.

Si la tension d'alimentation principale de la mémoire devrait varier avec le temps (de 1.2 à 1.05V, de la même manière que la DDR3 aura évolué de 1.5 à 1.2V), la DDR4 imposera une tension pour les I/O (VDDQ) qui restera fixe quoiqu'il arrive, de 1.2V. Le but étant de simplifier les designs et d'assurer la compatibilité future plus facilement. La VDDQ jouera également un rôle dans le nouveau système de terminaison.

Afin de réduire la consommation et de limiter le bruit sur le bus, la DDR4 implémentera pour la première fois le concept du DBI (Data Bus Inversion). L'idée est de limiter au maximum les inversions complètes, par exemple passer d'une transmission de 1111 à 0000 puis de nouveau 1111. Via un bit supplémentaire, le DBI permet d'indiquer que la valeur du milieu doit être comprise comme inversée. En pratique ce sont donc des valeurs de 1111, 1111 et 1111 qui seront transmises. Le système avait déjà été intégré à la GDDR4 et 5, il évite dans tous les cas que plus de la moitié des valeurs changent entre deux transferts successifs.

Autre nouveauté notable, la largeur des transferts redevient variable. Si la DDR3 se limitait à des transferts d'une largeur de 64 bits (x8), la DDR4 rajoute un peu plus de flexibilité avec trois largeurs (32, 64, 128 bits).

La question de l'intégrité des transferts, généralement réglée de manière globale avec l'ECC se verra affublée d'un système supplémentaire de CRC qui pourra être utilisé ponctuellement, par exemple uniquement sur certaines opérations d'écritures. Un mécanisme de détection de la parité au niveau des puces est également prévu.

En ce qui concerne la gestion des canaux et les performances, le communiqué ne s'avance que très peu. La DDR4 à toujours pour objectif de doubler les transferts par broche par rapport à la DDR3 (de 0.8/1.86 GT à 1.6/3.2 GT). En ce qui concerne la topologie, s'il semblait acquis que le concept de canaux gérant plusieurs barrettes disparaisse au profit d'un modèle point à point (l'équivalent de multiples canaux ne gérant qu'une barrette à la fois, voir cette actualité), aucune précision supplémentaire n'a été apportée.

La prochaine réunion de travail du JEDEC se tiendra le 12 septembre.

PC Watch  a mis la main sur des barrettes estampillées AMD Radeon vendues au Japon. Cette nouvelle gamme était passée inaperçue alors qu'elle a bien une existence officielle chez AMD .

Les mémoires AMD Radeon sont donc des barrettes DDR3 de 2 Go fonctionnant en 1.5v, avec une version Entertainment fonctionnant en DDR3-1333 9-9-9 et une version ULTRA PRO Gaming (rien que ça) en DDR3-1600 11-11-11. Une version Entreprise dont les caractéristiques ne sont pas encore connues devrait suivre. Le fabricant originel des puces mémoires est inconnu, ces dernières étant remarquées.

A l'heure même ou la mémoire est de moins en moins onéreuse, on peut se demander si se lancer sur un tel marché est bien opportun de la part d'AMD, d'autant plus que les premières barrettes proposées sont assez basiques malgré les superlatifs utilisés...