16 cœurs en action : Asus Z9PE-D8 WS et Intel Xeon E5-2687W

Si pour le grand public, l'introduction des processeurs Core i7 Nehalem a surtout été l'occasion de voir la scission de la gamme d'Intel en deux sockets (le LGA1366 lancé en novembre 2008, puis le LGA1156 en septembre 2009), ce fut du côté de la gamme Xeon l'occasion d'une profonde réorganisation.

Pour ceux qui ne le sauraient pas, la gamme Xeon d'Intel regroupe des processeurs destinés plus particulièrement au marché des entreprises et à destination de machines types serveurs ou stations de travail. D'un point de vue fabrication, les processeurs Xeon partagent les mêmes dies que leurs déclinaisons grand public pour un grand nombre de modèles (un ultime die existe, dédié aux configurations au-delà de 4S avec un socket particulier), mais certaines de leurs fonctionnalités peuvent être activées ou désactivées en fonction de la segmentation. L'une des fonctionnalités interdite à la gamme grand public d'Intel ayant été, depuis la nuit des temps, le fonctionnement de deux processeurs en simultanée sur la même machine, ce que l'on appelle souvent SMP pour Symmetric Multi Processing.

Avant de parler des performances, revenons sur quelques particularités techniques de ces plateformes qui vont jouer un rôle décisif dans la manière dont elles sont capables d'exploiter les performances de plusieurs processeurs en simultanée.

QuickPath Interconnect

Une des grandes particularités du lancement de la plateforme 1366 fut l'introduction d'un nouveau bus de communication pour Intel, le QPI. Il s'agit d'un bus d'interconnexion point à point dont le but est de permettre l'interconnexion avec le reste de la machine, généralement le chipset. Jusqu'ici, Intel utilisait en effet un bus propriétaire - nécessitant une licence pour l'exploiter aussi bien côté processeur que chipset - que l'on appelait FSB et dont la fréquence avait évolué avec le temps.

Pour chercher l'inspiration du QPI (tant dans l'implémentation technique que sur le concept), il faut regarder côté concurrence. Après s'être émancipé du FSB en 1999, AMD avait lancé en 2001 un nouveau bus point à point, l'HyperTransport qui a servi d'abord pour relier les chipsets northbridges et southbridges, par exemple sur le nForce de Nvidia, puis avec l'Athlon 64 aura servi également d'interconnexion entre processeur et northbridge. Avec le lancement simultané de la plateforme Opteron, AMD s'est servi de ce même bus pour permettre de connecter les processeurs entre eux dans des machines multiprocesseurs.

Ainsi de la même manière que les Athlon 64 ne disposaient que d'un seul lien HyperTransport actif (en théorie) contre trois pour les Opteron, Intel a intégré dans ses processeurs sur socket 1366 plusieurs liens QPI (quatre dans le cas de Nehalem), activés en fonction de l'usage. Dans le cas d'un processeur Core i7 desktop, un seul lien QPI est actif, permettant de relier le processeur au southbridge. Avec les quatre liens activés cependant, on peut obtenir des maillages originaux comme par exemple cette plateforme quadri processeur ou chaque puce est reliée aux trois autres, et au chipset :


Vous remarquerez sur ce schéma que chaque processeur dispose de sa propre mémoire, Nehalem avait pour rappel été l'occasion de l'introduction d'un contrôleur mémoire, autrefois intégré dans le northbridge, directement dans le processeur. Ce qui peut poser une vraie question, comment les processeurs se répartissent ils les données, et comment tout cela se traduit-il pour le système d'exploitation ?