Actualités processeurs

Intel se restructure et supprime 12 000 postes

Tag : Intel;
Publié le 20/04/2016 à 09:29 par
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Intel vient d'annoncer une restructuration visant notamment à se concentrer sur ses divisions serveur et objets connectés. Les investissements dans ces secteurs seront priorisés et alors que le marché PC a connu son sixième trimestre consécutif de baisse cela ira de pair avec la suppression de 12 000 postes.

Alors qu'il comptait 99 900 employés en 2005, Intel avait réduit durant la crise financière ses effectifs pour atteindre 79 800 en 2009. Depuis ils étaient repartis à la hausse et Intel employait désormais 107 000 personnes.

AMD pré-annonce Bristol Ridge

Publié le 06/04/2016 à 15:19 par
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AMD vient d'annoncer l'arrivée, en avance sur le planning initial, de ses AMD A-Series de 7è génération, un décompte que nous avions déjà eu l'occasion de critiquer lors du lancement de Carrizo.

Derrière cette dénomination se cache Bristol Ridge, qui prend donc la suite de Carrizo et qui aura la particularité d'être également décliné sur desktop en version AM4, un socket commun avec les futurs AMD FX basés sur l'architecture Zen. Si la "vraie" annonce de ces APU doit toujours se faire au Computex début juin, HP a eu l'exclusivité des premières livraisons pour son nouvel HP ENVY x360 qui vient d'être lancé d'où cette "pré-annonce" assez avare en détails puisque le communiqué de presse se limite à parler d'un gain en calcul pouvant dépasser les 50% par rapport au APU d'il y a deux ans. La génération précédente d'ENVY x360 étant basé sur des Broadwell, il s'agit donc d'un design win significatif pour AMD.

La présentation ci-dessous permet toutefois d'en apprendre plus. Si Carrizo gérait déjà la DDR4 comme le prouve son support dans certaines versions embarquées, sur les CPU destinés aux portables il se limitait officiellement à la DDR3. En comparant un FX-8800P dit de 6è génération avec un AMD A12 de 7è génération disposant lui-aussi d'un TDP de 15 watts, AMD arrive à un gain de 18% sous 3DMark 11, 5% sous PCMark 8 v2 et 11,59% sous Cinebench 1T. Le gain du communiqué sous Cinebench 1T également, cette-fois en comparant à un AMD FX-7500 en Kaveri. Côté Intel, AMD utilise comme base de comparaison un Core i7-6500U et annonce des performances 5% inférieures sous PC Mark 8 v2 mais 50% supérieures sous 3D Mark 11.

Sachant que la partie x86 se base toujours Excavator, le gain de 11,59% sous Cinebench doit être lié à une hausse notable de la fréquence Turbo alors que la partie graphique profitera probablement également d'un petit gain en fréquence mais aussi du passage dans le test de la DDR3-1600 à la DDR4-1866. Des choix étonnant puisque Carrizo supporte normalement jusqu'à la DDR3-2133 et, dans sa version embarquée, la DDR4-2400. En attendant d'en savoir plus nous sommes donc assez sceptiques sur les véritables nouveautés apportées par Bristol Ridge qui permettent à AMD de parler d'une nouvelle génération !

 
 

Xeon E5-2600 v4, 1ers pas pour Broadwell-EP

Publié le 31/03/2016 à 23:04 par
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Intel vient de lancer les Xeon E5-2600 v4, nom de code Broadwell-EP. Comme leurs prédécesseurs v3, Haswell-EP, ils utilisent un Socket LGA2011-v3. La gravure passe au 14nm et Intel en profite pour gonfler le nombre de coeurs quelle que soit la version du die :

  • LLC : 246mm² et 3,4 milliards de transistors pour 10 coeurs
  • MLC : 306mm² et 4,7 milliards de transistors pour 15 coeurs
  • HLC : 456mm² et 7,2 milliards de transistors pour 24 coeurs


[ 1 ]  [ 2 ]  

C'est la version LLC qui sera utilisée pour les futurs Core i7 LGA2011-v3. Le 14nm permet à Intel de baisser notablement la taille des die qui était respectivement de 354, 492 et 662mm² sur leurs prédécesseurs pour 8, 12 et 18 coeurs. Malgré une hausse de 22 à 30% du nombre de transistors et de 25 à 33% du nombre de coeurs on a donc une baisse de 30 à 38% de la surface des die.

La taille du LLC reste à 2,5 Mo par coeur, et on retrouve la même configuration sur les versions MLC et HLC que sur Haswell-EP avec deux groupes de coeurs distincts avec un ring bus et un contrôleur mémoire chacun, les deux ring bus étant interconnectés. Chaque contrôleur mémoire gère alors 2 canaux contre 4 pour la version LLC.

Avant de parler des nouveautés on notera que les instructions TSX, désactivées sur Haswell-EP suite à un bug, sont de retour. En termes de microarchitecture, Broadwell apporte des améliorations mineures qui devraient tout de même apporter un gain de performance de l'ordre de 5% à fréquence égale, mais les améliorations sur l'instruction PCLMULQDQ permet d'obtenir un gain de 20 à 25% en AES et de 90% pour CRC. Le support de la DDR4 passe pour sa part la 2133 à la 2400. Enfin Intel a intégré des améliorations dédiées à la virtualisation, comme la possibilité d'observer par thread/application ou VM l'utilisation du cache et de la bande passante mémoire et de pouvoir agir sur l'allocation du cache afin d'éviter une accaparation des ressources, mais aussi la possibilité d'envoyer les interruptions externe directement à la machine virtuelle sans passer par l'hyperviseur.


[ 1 ]  [ 2 ]  [ 3 ]  

L'unité de contrôle de la puissance a également été revue afin de mieux gérer les charges composées d'instructions AVX et d'instruction scalaires. En effet sur ces processeurs la fréquence varie notablement selon le type de charge, ainsi un E5-2699 v4 (22 coeurs et 145W) a une fréquence de base de 1,8 GHz en charge AVX pour un Turbo maximal allant de 2,6 à 3,6 GHz selon le nombre de coeurs utilisés. Hors AVX la fréquence de base est de 2,2 GHz pour 2,8 à 3,6 GHz en Turbo. Sur Haswell-EP dès qu'un coeur exécutait des instructions AVX, tous les coeurs passait en mode "AVX" avec des fréquences réduites, alors que sur Broadwell-EP coeurs exécutants des instructions scalaires peuvent utiliser des fréquences supérieures.

Bonne nouvelle côté tarif ces Xeon E5-2600 v4 sont aux mêmes tarifs que les v3 à numérotation équivalente alors même qu'ils profitent d'un nombre de coeurs en hausse de 25 à 33%. Les fréquences de base et Turbo varient un peu, parfois à la hausse parfois à la baisse. L'entrée de gamme est constitué d'un E5-2603 v4 à 213$ pour 6 coeurs à 1,7 GHz et 85W alors qu'on peut grimper à 4115$ pour les l'E5-2699 v4 offrant 22 coeurs à 2,2-3,6 GHz (hors AVX) pour 145W. Il existe 3 versions 10 coeurs :

  • E5-2630L v4, 10 coeurs à 1,8-2,9 GHz pour 55W, 612$
  • E5-2630 v4, 10 coeurs à 2,2-3,1 GHz pour 85W, 667$
  • E5-2640 v4, 10 coeurs à 2,4-3,4 GHz pour 90W, 939$

Les dernières rumeurs font pour rappel état d'un tarif qui serait de l'ordre de 1500$ pour l'i7-6950X qui a une fréquence de base de 3 GHz et un TDP de 140W. Son lancement devrait intervenir lors du Computex en juin.

Quelques nouvelles du 10 et 7nm chez TSMC

Tags : 10nm; 7nm; TSMC;
Publié le 24/03/2016 à 15:50 par
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TSMC tenait la semaine dernière à San José son symposium, une conférence au cours de laquelle le fondeur taiwanais a partagé des détails inédits sur ses prochains process de fabrication de puces. Des détails rapportés par nos confrères d'EETimes  et de Semiwiki (partie 1  et partie 2 ).

16FF+ et 16FFC

Pour le 16nm, si Apple l'utilise depuis de longs mois, les autres clients semblent peiner à lancer leur production, probablement à cause des coûts importants engendrés par la nouvelle technologie et aussi de quelques limites de capacité. TSMC s'est contenté de confirmer que son 16FF+ est en production "volume" (c'est à dire dédiée à des produits finis) depuis le troisième trimestre 2015 et qu'il s'attend à ce que son volume de wafers 16nm augmente significativement entre juin et octobre avec pour but d'atteindre 300 000 wafers par trimestre d'ici à la fin de l'année. Plusieurs produits 16FF+ sont déjà en production, comme les FPGA de Xilinx.

En parallèle TSMC propose également une version "compacte" (16FFC) de son process qui tente de réduire les coûts en diminuant par exemple le nombre de masques nécessaires. Cette version FFC sera celle qui sera privilégiée pour les usages non haut de gamme, même si elle propose plusieurs avantages intéressants, par exemple pour les usages très basse consommation (tension d'alimentation de 0.5V), mais aussi pour une version spécifique aux usages automobiles (une variante qui attendra mi 2017). TSMC avait annoncé cette variante publiquement en janvier, mais la production en volume sera entamée dès le mois d'avril. 70 tapeout 16FFC sont attendus cette année (à titre de comparaison, il y a déjà eu 70 tapeout 16FF+ en 2016), il sera intéressant de voir quels produits l'utiliseront !

10nm

TSMC est confiant sur l'arrivée du 10nm, même s'il s'agira vraisemblablement d'un node qui ne sera pas utilisé par tout le monde. La production en volume prendra place dans la Fab 15, dans deux nouvelles tranches construites pour l'occasion (les autres tranches produisent en 28nm). Le constructeur s'attend à produire 200 000 wafers par trimestres d'ici la fin de l'année 2017. Un premier tapeout 10nm pour un produit d'un de ses clients aurait été réalisé et la qualification est attendue au troisième trimestre cette année.

Malgré tout le 10nm reste un node qui sera limité côté clients, Xilinx ayant par exemple indiqué publiquement qu'ils attendraient le 7nm. Étant donné les délais suspicieusement courts entre le 10 et le 7nm, on peut les comprendre (productions en volume respectives annoncées pour 2017 et 2018) !

7nm

L'attente autour du 7nm est importante, et TSMC a commencé a donner quelques réponses à nos interrogations. D'abord, le fondeur proposera dès le début deux versions distinctes de son process 7nm, une version dédiée au mobile, et une autre aux produits hautes performances (+10 à 15% de performances en plus, avec pour but d'atteindre 4 GHz).

Les deux variantes devraient entrer en qualification en simultané au premier trimestre 2017. Pour expliquer le délai court entre le 10 et le 7nm, nous avions spéculé que le constructeur utiliserait une stratégie identique à celle utilisée entre le 20 et le 16nm, à savoir utiliser un BEOL (la partie basse de la puce qui contient les couches métalliques d'interconnexion) commun ce qui limiterait les gains de densité.

Après avoir évité a plusieurs reprises de répondre à la question dans ses conférences aux investisseurs, TSMC a confirmé que ce ne sera pas le cas : la variante mobile du 7nm apportera une densité 1.63x supérieure à celle de son 10nm ! C'est certes moins que le passage 28 à 20nm (1.9x) mais largement au dessus de la transition 20 à 16nm (1.15x, obtenu principalement par des optimisations des règles de design). Par rapport au 10nm, le 7nm devrait apporter 15 à 20% de performances en plus, ou 35 à 40% de consommation en moins selon les usages.

TSMC utilisera un matériel commun à 95% entre le 10 et le 7, facilitant la transition. La différence tiendra sur l'utilisation plus massive à 7nm du quadruple patterning (on ne sait pas encore exactement ou il sera utilisé, il semblait entendu sur les dernières roadmaps ITRS que le quadruple patterning - SAQP - serait utilisé pour les couches métal à 10 et 7 par exemple).

Le développement du 7nm avance puisque TSMC a indiqué avoir déjà produit des modules de SRAM de 128 Mbit, atteignant déjà des yields de 30% pour des dies pleinement fonctionnels. Il est toujours difficile de comparer ces chiffres tant les constructeurs les gardent secrets. En février 2010, soit une vingtaine de mois avant le lancement des premiers GPU 28HP (les Radeon 7970), TSMC annonçait cependant des yields sur sa SRAM de 26% . Atteindre 30% sur des puces pleinement fonctionnelles semble donc particulièrement encourageant à ce stade.

Si l'on considère les difficultés attendues par tous à 10 et à 7nm, la roadmap de TSMC semble particulièrement agressive et il faudra voir si le fondeur arrive a l'exécuter. On comprendra en tout cas qu'il ne faudra pas s'attendre à voir de 10nm ailleurs que chez Apple, ou possiblement Qualcomm étant donné les délais.

On conclura sur quelques informations données côté packaging, TSMC pense que c'est de ce côté que l'on réalisera des gains "faciles" et importants. D'abord pour la version haute performance CoWoS (Chip on Wafer on Substrate) qui consiste à utiliser un interposer en silicium pour relier des puces, le fondeur indique que l'on pourra atteindre des tailles plus importantes à 7nm dépassant les 1200mm2 (l'interposer utilisé par AMD sur les Fury X mesure un peu plus de 1000mm2) ce qui devrait donner un peu plus de marge. TSMC a également indiqué avoir réalisé le tapeout le mois dernier d'un "CPU" accompagné de deux piles de mémoire HBM2.

Côté mobile, c'est l'InFO WLP (Integrated FanOut Wafer Level Packaging) qui devrait apporter des gains intéressants. Par rapport au CoWoS, il s'agit d'une version beaucoup plus fine qui réduit voir élimine le substrat en "moulant" un ou plusieurs dies pour reconstituer un package très fin. TSMC annonce 20% de performances en plus pour une consommation 10% inférieure.


Exemple d'InFO POP

TSMC a rajouté une variante POP qui ajoute la possibilité de superposer un autre package (par exemple mémoire) par dessus un package InFO. TSMC utilise des fils dans les parties neutres du die pour relier la puce du dessus (des TIV, un concept identique aux TSV - through silicon Vias - si ce n'est que les fils traversent cette fois ci le package InFO et non un interposer). La production des InFO POP devrait débuter au second trimestre, ce qui coïncide côté timing avec le début de production attendu du prochain SoC d'Apple qui devrait utiliser ces technologies de packaging.

De Tick Tock à Process Architecture Optimization

Tag : 10nm;
Publié le 23/03/2016 à 09:28 par
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Intel avait confirmé l'abandon de sa stratégie "Tick-Tock" lors de la présentation de ses résultats financiers en juillet dernier, indiquant alors que le 14nm allait être utilisé par 3 générations de produits : Broadwell (le Tick), Skylake (le Tock) et Kaby Lake. Plutôt que de parler de Tack pour Kaby Lake, le rapport annuel d'Intel  met en avant une nouvelle dénomination pour cette stratégie : Process, Architecture, Optimization.

Kaby Lake sera donc la version "Optimization", alors que Cannon Lake prévu pour le second semestre 2017 sera le produit "Process" inaugurant le 10nm. Intel précise à cette occasion qu'il allongera également le temps d'utilisation de son 10nm, ce qui vient confirmer la rumeur de janvier dernier indiquant qu'il lancera Icelake en 2018 puis Tigerlake en 2019, tous en 10nm. Pourquoi ne pas avoir garder le Tick-Tock mais en séparant les deux de 18 mois ? Tout simplement pour conserver le lancement de produit annuel nécessaire à la bonne tenue de ses ventes, quitte à ce que les améliorations soient ténues.

Étonnamment Intel continue malgré tout de citer la loi de Moore dans la partie R&D de ce même document alors même que l'utilisation pendant 3 ans d'un même process confirme qu'il faut désormais s'en détacher. Les vieilles habitudes ont la vie dure !

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