Intel Pentium 4 E « Prescott »

La face visible du Prescott, suite

La mémoire cache a également évolué au sein du Prescott. En effet, on passe de 8 à 16 Ko de cache de premier niveau dédié aux données, alors que le cache de second niveau passe pour sa part de 512 à 1024 Ko. Le doublement du cache L1 est annoncé comme très utile pour l’HyperThreading, qui s’est également vu améliorer en quelques points notamment via l’ajout de nouveaux types d’instructions pouvant être exécutées en parallèle ou encore via l’amélioration de la co-gestion du cache L1 par les deux processeurs logiques.


Les instructions SSE3 sont la dernière évolution que nous traiterons dans cette partie. Ces dernières sont au nombre de 13. Il ne s’agit pas d’un nouveau jeu d’instructions à part entière mais plutôt d’un complément aux jeux d’instructions existants :

- 1 instruction x87 (FPU) pour la conversion de flottants en entiers (fisttp)
- 3 instructions SIMD 128 bits pour la duplication de données (movsldup, movshdup, movddup)
- 1 instruction SIMD 128 bits pour le chargement de données non alignées (lddqu)
- 2 instructions SIMD 128 bits pour l’addiction en calcul vertical (addsubps, addsubpd)
- 4 instructions SIMD 128 bits pour l’addition / soustraction en calcul horizontal (haddps, hsubps, haddpd, hsubpd)
- 2 instructions dédiées à la synchronisation des threads (monitor, mwait)

Bien entendu, contrairement aux autres améliorations de la microarchitecture du Prescott, l’exploitation des instructions SSE3 passe obligatoirement par de nouveaux programmes codés et compilés de manière à pouvoir en tirer partie. En l’absence d’applications, on ne sait pas quel sera le gain de performances, toutefois Intel annonce un gain pouvant atteindre 10% en compression MPEG-4 via l’utilisation de l’instruction lddqu ... Wait & See !

La face cachée du Prescott, suite

Où sont passés les 125 Millions de transistors ? En effet, si ces améliorations sont coûteuses en terme de transistors, il n’en reste pas moins qu’elles ne permettent pas d’atteindre un tel chiffre. En fait, le Prescott contient plusieurs fonctions qui ne sont pas activées dans la version commerciale actuelle, à savoir LaGrande d’une part, qui est un processeur de sécurité TCPA (Trusted Computing Platform Alliance) qui servira de base au fameux projet Palladium de Microsoft, et Yamhill d’autre part, qui est une extension 64 bits de l’actuel jeu d’instructions x86 compatible avec l’AMD64.


Selon les analyses du die du Prescott de Hans de Vries de Chip Architect  datant de Mars 2003, ce dernier laisse apparaître qu’il dispose en fait de deux blocs d’exécution d’entiers, chacune disposant de 16 Ko de cache L1. S’agit-il d’une amélioration de l’HyperThreading basée sur deux blocs d’exécutions d’entiers, chacun pouvant exécuter deux threads (pour un total de 4), ou de deux unités qui fonctionnent de paire pour les calculs en 64 bits ? Chip Architect penche pour cette dernière hypothèse. De plus, ils ont également pu définir où se trouvait la partie du Prescott destinée à la technologie LaGrande. Enfin, contrairement à ce qu’indique Intel, le trace cache a été augmenté sur le Prescott, puisque selon sa taille il passe en fait de 80 à 128 Ko.

Selon les dernières rumeurs, la technologie Yamhill pourrait être activée au sein d’un produit commercial dans les mois à venir, mais rien n’a encore filtré en ce qui concerne une éventuelle activation de la technologie LaGrande. Le Prescott cache-t-il d’autres secrets ?