Intel Pentium 4 E « Prescott »

Publié le 02/02/2004 par
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Depuis son lancement en Novembre 2000, l’architecture NetBurst incluse au sein du Pentium 4 a connu une évolution majeure. En effet, du core Willamette de l’époque, on est passé ensuite en Janvier 2002 au core Northwood. On passait alors d’une gravure en 0.18µ à une gravure en 0.13µ, de 42 à 55 Millions de transistors, et de 256 à 512 Ko de cache de second niveau. En ce mois de Février 2004, Intel lance, après trois mois de retard, une nouveau core intégrant l’architecture NetBurst, c’est le Prescott.
La gravure du Prescott
Les nouveautés apportées par le Prescott sont diverses. Cette fois, on passe à pas moins de 125 Millions de transistors, gravés en 0.09µ sur un die d’une surface de 112mm², contre 131mm² pour le Northwood et 217mm² pour le Willamette. Grâce à cette finesse de gravure, Intel est donc parvenu à avoir un die plus petit, ce qui lui permet de graver plus de processeurs sur une même galette de silicium alors que ces derniers disposent de plus du double de transistors. Le coût de production est donc réduit.



On notera toutefois que contrairement à AMD, Intel n’utilise toujours pas de technologie de type SOI (Silicon On Insulator) qui permet d’éliminer certaines fuites de courant liées à l’abaissement de la gravure. De son côté, la technologie strained silicon (silicium tendu), permet d’accélérer le passage des électrons au sein du transistor en espaçant tout simplement les atomes de silicium. Il est à noter que le 0.09µ devrait nous accompagner pendant plus d´un an et demi, l´arrivée du 0.065µ chez Intel étant prévue pour fin 2005 / début 2006.
La face visible du Prescott
La micro-architecture NetBurst a également évoluée au sein du Prescott. Ainsi, de 20 étages, le pipeline pour le calcul d’entiers passe à 31 étages, contre 10 pour rappel sur ce bon vieux Pentium. La subdivision de certaines parties de l’exécution d’une instruction a un gros avantage : elle permet d’augmenter la fréquence maximale que peut atteindre une architecture donnée, mais au dépend d’une efficacité par cycle d’horloge réduite.

Cela est en fait dû aux dépendances inhérentes à un programme informatique, puisque afin d’exécuter une instruction il est dans de nombreux cas nécessaire d’attendre le résultat de la précédente. Afin d’alimenter continuellement le pipeline, il est nécessaire de prédire quel sera ce résultat, c’est ce qu’on appelle la prédiction de branchement. Le problème, c’est que lorsque vous faites une erreur dans cette prédiction de branchement, il faut remettre à 0 le pipeline, et plus le pipeline est long, plus cette opération est pénalisante.

Afin de compenser en partie la perte de performance inhérente à l’allongement du pipeline, Intel s’est attelé à améliorer cette prédiction de branchement. Selon les chiffres fournis par le géant de Santa Clara, sous SPECint_base2000 les erreurs de prédiction de branchement, très pénalisantes en terme de performances, sont réduites de 12.2% sur le Prescott par rapport au Northwood.

Au niveau des unités d’exécution, Intel a amélioré la latence des instructions shift et rotate. Ces instructions étant auparavant exécutées telles que des opérations complexes au sein de l’ALU (unité de calcul d’entiers) dédiée à ce type d’instruction. Intel a modifié une des ALU fonctionnant à 2 fois la vitesse du core afin qu’elle puisse exécuter ce type d’instruction. Intel a également modifié le fonctionnement des unités en ce qui concerne les multiplications d’entiers, qui ne passent plus par l’unité de calcul en virgule flottante, ce qui évite de perdre du temps dans le transfert à la FPU. D’autres améliorations mineures ont également été apportées, notamment au niveau des schedulers ou du prefetch.
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