Les derniers contenus liés au tag DDR5

Cadence a annoncé qu'il avait mis au point un prototype de contrôleur + PHY basé sur les spécifications préliminaires de la norme de DDR5. Gravée en 7nm chez TSMC, cette puce a été succès avec des prototypes de DDR5 Micron en mode DDR5-4400. Il ne s'agit que d'une étape bien entendu avant d'atteindre le mode DDR5-6400 à terme, mais cela devrait prendre encore quelques années.

 

 

En plus de la vitesse, la DDR5 apportera un certain nombre de modifications au niveau de la structure des puces afin de faciliter la conception de die de capacités de 2 à 4 Go. La tension d'alimentation passera de 1.2v à 1.1v, et si le format sera a priori similaire avec 288 pins comme la DDR4 (mais des détrompeurs différents), chaque barrette sera adressée sur deux canaux 32-bit distincts et non plus un seul canal 64-bit ce qui devrait permettre d'en optimiser l'utilisation.

Cadence annonce être prêt à travailler pour intégrer ce contrôleur + PHY DDR5 dans des SoC 7nm, mais il faudra attendre 2019 pour commence à en voir. Selon les projections du constructeur, il faudra attendre 2022 pour que la DDR5 surpasse la DDR4 côté ventes.

L'organisme de normalisation JEDEC se fend d'un communiqué de presse afin d'indiquer qu'il avançait sur le développement des standards DDR5 et NVDIMM-P, dont la publication est prévue pour 2018.

La DDR5 est censée apporter une bande passante et une densité doublée par rapport la DDR4. L'an passé, Micron avait indiqué prévoir un échantillonnage de la DDR5 en 2018 pour une production en 2019.

La NVDIMM-P est pour sa part un nouveau standard visant à coupler de la DRAM et NAND directement accessibles par le système sur une même barrette. Elle fait suite à la NVDIMM-N qui consiste pour rappel en une barrette de DRAM qui à l'aide d'une batterie voit son contenu sauvegardé en NAND et à la NVDIMM-F qui ne propose cette-fois que de la NAND accessible au système.

En parallèle à la mémoire HBM, Samsung à évoqué le futur de la GDDR5, ignorant quelque peu l'existence de la GDDR5X de Micron qui, bien que standardisée par le JEDEC, n'a pas été adoptée par ses concurrents.

Pour la GDDR6, Samsung évoque certaines des pistes de travail envisagées. Côté objectifs la mémoire visera dans un premier temps 14 à 16 Gbps, ce qui était la cible haute pour rappel de la GDDR5X lors de sa présentation par Micron. Lors de la certification de la GDDR5X par le JEDEC, 14 Gbps est devenu le maximum visé. On notera que la GTX 1080 utilise pour rappel de la GDDR5X 10 Gbps. Techniquement, la GDDR5X abaissait la tension de la GDDR5 à 1.35V et doublait la bande passante en doublant le prefetch.

Samsung donne ici quelques idées sur la GDDR6, reprenant par exemple l'idée de la tension à 1.35V. L'élaboration de la spécification finale se fera au sein du consortium JEDEC dans les mois à venir.

Côté timing, Samsung évoque 2018, aligné avec la DDR5 et la LPDDR5, et un gain d'efficacité énergétique autour des 30%. On notera au passage que Samsung continue lui aussi de pousser son propre standard "X" avec la LPDDR4X, une variante de la mémoire mobile LPDDR4 qui fait "seulement" baisser la tension VDDQ à 0.6V pour obtenir un gain d'efficacité de 20%. Si le JEDEC n'a pas encore ratifié la LPDDR4X, on notera que SK Hynix avait annoncé en juin qu'il produirait lui aussi ce type de mémoire.

Micron a également pris la parole pendant la première matinée de Hot Chips, comme nous le rapportent une fois de plus nos confrères de ComputerBase . Ces derniers qualifient d'une honnêteté rafraîchissante la présentation de Micron, ne cherchant pas forcément à annoncer des chiffres extravagants. La société aurait même regretté, si l'on en croit nos confrères, que son partenaire Intel ait annoncé beaucoup trop tôt la mémoire 3D XPoint !

 

 

Dans le détail, Micron n'aura pas pu s'empêcher tout de même de qualifier la HBM de "mauvaise copie" de sa propre technologie Hybrid Memory Cube, plus complexe, coûteuse, et surtout assez peu disponible (elle devrait être présente sur le prochain Xeon Phi d'Intel, Knights Landing). Micron estime que la HMC dispose de nombreux avantages pour le marché du HPC, avec par exemple un meilleur algorithme de CRC que celui utilisé par le JEDEC pour la HBM.

Micron aura également évoqué la DDR5 qui aura pour objectif de doubler la bande passante par rapport à la DDR4. Micron estime produire ses premiers échantillons courant 2018, avec une production en volume possiblement en 2019, mais plus probablement pour 2020.

Outre le tacle envers son partenaire Intel sur la mémoire 3D XPoint, on ne retiendra pas beaucoup d'informations, si ce n'est que Micron confirme que ce nouveau type de mémoire sera en production avant la fin de l'année.

On retiendra ce dernier slide qui préfigure de ce que l'on devrait voir arriver sous peu sur les serveurs, avec deux tiers de mémoire DRAM. D'un côté une mémoire "proche", intégrée au processeur et rapide (HBM, ou plutôt HMC dans la vision de Micron) qui s'adjoint à la mémoire DRAM en barrettes plus classique. 3D XPoint et la 3D NAND proposant de leur côté deux tiers de stockages persistants.

Micron continue dans sa voie de l'originalité, dans un marché de la mémoire certes très concurrentiel. La société continue de mettre en avant sa GDDR5X, certes standardisée par le JEDEC mais qui n'a pas été adoptée par ses concurrents, mais aussi des solutions plus propriétaires comme l'Hybrid Memory Cube et 3D XPoint. Avec les ambitions de SK Hynix et de Samsung de pousser la HBM sur le terrain des PC clients, on peut cependant se demander si le pari d'ignorer la mémoire HBM ne se retournera pas contre Micron dans les mois à venir.