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TSMC a également annoncé ses résultats financiers. La société a enregistré pour le second trimestre un chiffre d'affaire de 6.62 milliards avec une marge brute atteignant 48.5%. Par rapport au même trimestre l'année dernière, cela représente une hausse de 12.2% du CA (et 33% pour les bénéfices).

Au-delà des chiffres, TSMC a donné quelques détails intéréssants, confirmant d'abord la cession de sa participation dans ASML qui avait été annoncée en janvier, en assurant que cela ne changeait strictement rien à ses liens avec la société basée aux Pays-Bas. TSMC a également cédé 5% de sa participation dans Vanguard (VIS), un spinoff de TSMC proposant des services spécialisés. TSMC garde malgré tout le contrôle de 28% de VIS, étant toujours l'actionnaire majoritaire.

Le 28nm continue de représenter 27% des revenus tandis que le 20nm aura représenté 20% des revenus sur le second trimestre. TSMC note cependant que côté smartphones, les inventaires chez les constructeurs sont importants, particulièrement sur les produits d'entrée et milieu de gamme faute d'augmentation de la demande en Chine et dans les marchés émergeants. Le dollar elevé est l'une des causes mises en avant, tout comme les situations économiques locales. Tous ces facteurs font que TSMC s'attend à voir une hausse de son activité possiblement plus mesurée qu'ils ne le pensaient.

La nouvelle la plus importante est la confirmation que le 16nm est bel et bien en cours de production et que les premières puces ont été livrées ce mois-ci. Sur le 16nm, TSMC indique que la montée en puissance de son process sera extrêmement rapide, plus rapide que le 20nm profitant du BEOL (la seconde partie du process qui gère les interconnexions, plus de détails ici ) commun. Les taux de défauts sont annoncés comme extrêmement bas, et la courbe de réduction des défauts est la meilleure jamais obtenue par TSMC.

La société pense rafler en 2016 la majorité du marché 16nm. Les premiers clients en volume de TSMC sur le 16nm sont très probablement Apple (qui utiliserait aussi Samsung selon les rumeurs pour son A9) et Qualcomm qui ont en général la priorité sur les nouveaux nodes, même si AMD a annoncé avoir effectué deux tapeout sur ce process (sans préciser s'il s'agissait bien de TSMC, ou de GlobalFoundries).

TSMC a également profité de l'occasion pour parler du 10 et du 7nm. Selon TSMC les progrès réalisés sur le 10 nm sont « très encourageants » et continue de prévoir un début de la production en volume fin 2016. Une date qui, si elle est effectivement tenue, placerait potentiellement la sortie de produits 10nm en volume chez les très bons clients de TSMC avant même la sortie de Cannonlake chez Intel. Encore faut-il que TSMC tienne ses délais, bien évidemment, mais sur les deux derniers nodes cela a plutôt été le cas. Techniquement par rapport au 16 FinFET+ (la version la plus avancée de son process FinFET), le 10nm apporte 15% de vitesse à puissance égale, ou 35% d'économie d'énergie à vitesse égale. La densité est 2.2x celle du 16 FinFET+.

On notera avec intérêt que pour le 10nm, TSMC annonce des tape out sur un tas de secteurs, y compris ce qu'ils appellent high-performance computing, sous-entendu des CPU/SoC. Morris Chang, le chairman de TSMC est même allé un peu plus loin indiquant qu'il pense que TSMC va jouer un rôle important sous peu dans les marchés notebook et serveur, à condition de lier trois acteurs. Non seulement une fonderie (TSMC), ARM, mais aussi des sociétés capables de faire des designs custom « haute performance ».

TSMC a également évoqué le 7nm, s'attendant à lancer la qualification de son process au premier trimestre 2017, soit seulement cinq trimestres après la qualification attendue du 10nm. Le fondeur n'est pas très précis sur la technique, indiquant profiter de la maturité du 10nm pour mettre en place le 7nm, ce qui sous entends peut être que de la même manière qu'ils l'ont fait pour le 16nm avec le 20nm, TSMC pourrait garder le BEOL du 10nm sur le 7nm. Cela expliquerait très certainement le délai très réduit entre les qualifications.

Concernant l'EUV, Mark Liu, l'un des Co-CEO a indiqué que la porte était toujours ouverte et qu'ils travaillaient activement avec ASML, mais qu'il restait encore des challenges à résoudre, particulièrement autour des masques. Il a également indiqué que le 7 nm n'utiliserait « probablement pas » l'EUV dans un premier temps mais qu'il pourrait être introduit dans un second temps, et qu'il serait introduit dès le début à 5nm. Un changement de position – et une mauvaise nouvelle pour ASML - par rapport au discours habituel qui indiquait que l'EUV serait possiblement introduit dans un second temps à 10nm et dès le début à 7nm.

Intel profite de la conférence ISSCC  (International Solid-State Circuits Conference) qui se tient cette semaine à San Francisco pour effectuer plusieurs annonces autour de ses process de fabrication. Le constructeur a donné à la presse un avant-goût de ses annonces, deux d'entre elles ont particulièrement retenu notre attention.

En premier lieu on retiendra la présentation d'un bloc de SRAM particulièrement optimisé pour la densité avec une taille de cellule de seulement 0.0500 µm², un record. Il s'agit d'une amélioration importante par rapport à la dernière présentation du constructeur qui évoquait des tailles de cellules de 0.0588 µm² lors du dernier IEDM  fin 2014.

Il s'agit en pratique d'une puce de 84 Mbit (10,5 Mo) de SRAM optimisée pour un fonctionnement à 1.5 GHz à 0.6 Volts, même si en montant la tension d'activation à 1 Volt on peut atteindre 3 GHz. Si elle montre le bond en avant en densité lié au process, cette annonce tient surtout de la performance technique, le constructeur annonçant souvent des cellules de SRAM spécialisées et différentes de ce que l'on retrouve dans les produits commerciaux. Le constructeur avait ainsi annoncé pour le node 22 nm des cellules de 0.092 µm² optimisées pour la densités, mais ce sont des cellules de 0.108 µm² optimisées cette fois ci pour leur rapport performance/puissance qui sont utilisées dans les processeurs.

On retiendra enfin la description des challenges rencontrés au delà du 10 nm. Intel se félicite tout d'abord d'avoir atteint un coût par transistor plus faible qu'attendu sur le 14 nm, un chiffre toujours difficile à mettre en perspective qui plus est cette fois-ci avec les retards engendrés et les lancements décalés !


En ce qui concerne le 10nm, il semblerait que le constructeur ait - sans surprise - opté pour sa solution à lithographie à immersion « classique » en 193nm, et non pour une solution EUV comme Mark Bohr nous l'avait déjà indiqué en 2012 à l'occasion d'une interview. En fin d'année dernière TSMC avait également indiqué que l'EUV ne serait pas a l'heure pour leur propre process 10 nm.

Intel ne s'est pas encore étendu sur les changements techniques de son process 10 nm mais il avait été évoqué précédemment un recours plus fort au multiple patterning (exposition multiples). Déjà utilisé sporadiquement sur certaines couches critiques, son utilisation devrait être généralisée.

En ce qui concerne le 7 nm, un changement de la forme des structures (remplacer par exemple les FinFET par des microfils) et des matériaux utilisés (par exemple Arséniure de Gallium-Indium [InGaAs] ou Phosphure d'Indium [InP]) est envisagée mais Intel n'est pas encore prêt a livrer les détails de sa recherche.

On notera enfin que le constructeur indique avoir appris de ses problèmes concernant le 14 nm en ajoutant de nouvelles procédures internes pour détecter les problèmes rencontrés, particulièrement autour des masques qui semblent avoir posé beaucoup de problèmes au constructeur et être en partie coupable des retards. Le fondeur annonce qu'il a pour objectif d'avoir une transition vers le 10nm deux fois plus rapide que celle du 14nm, mais vu l'introduction de produits 14nm au compte-goutte 18 à 24 mois après le passage au 22nm on ne sait pas vraiment quels sont l'intervalle et la date de départ pris en compte pour le 14nm. Toujours est-il que le 10nm devrait pour sa part débarquer en 2016 !

Nos confrères d'EE Times ont publié le résumé d'une présentation par TSMC de ses nodes à venir, un article  dans lequel on peut relever quelques informations intéressantes.

TSMC revient d'abord rapidement sur l'état de son node 28nm. Sa Gigafab 15 produirait aujourd'hui 50000 wafers dans ce node par mois. Cette quantité devrait cependant rapidement doubler avec la mise en route de la seconde tranche de la Gigafab 15. La production devrait démarrer d'ici un mois et arriver, d'ici cinq mois, à un débit de production identique à la première tranche.

En ce qui concerne le 20nm, TSMC donne quelques détails intéressants. Avec l'arrivée du double patterning sur ce node, les gains habituels de densité et de performances devraient être réduits, une tendance que l'on avait déjà entendue du côté de la Common Platform. Le 20nm sera vraisemblablement un node de transition vers le FinFET (le node suivant en 16nm), même si TSMC se refuse de le dire. Côté performances, quelques chiffres ont été donnés à savoir 20% de fréquence en plus, ou 30% de consommation en moins par rapport au 28nm, ce qui reste tout de même assez élevé. Une vingtaine de tapeouts sont attendus cette année dans les Gigafab 12 et 14 avec une production en volume pour 2014. Parmi ceux-ci, un Cortex-A15 20nm est attendu pour le mois de mai.

Pour le 16nm, le développement du node est actuellement en cours en parallèle, on se souvient de cette annonce en début de mois d'un premier tapeout de Cortex-A57. Assez peu de détails sont donnés, si ce n'est que les premiers wafers de tests clients pourraient être lancés vers la fin de l'année avec une production qui monterait (probablement très doucement) en volume en 2014. Actuellement, TSMC travaille principalement sur des structures SRAM 128 Mbit dont les yields sont en avance par rapport aux estimations. Si les blocs logiques ont déjà été testés (cf l'annonce du Cortex), les blocs d'interface (mémoire ou autre) devraient commencer à être testés en juin.

De manière beaucoup plus surprenante, TSMC à indiquer espérer produire d'ici 2015 des wafers 10nm utilisant la technologie EUV. Pour rappel, TSMC a investit également dans le fournisseur d'outils ASML.


Une machine EUV ASML
La firme se réserve cependant assez prudente, indiquant qu'elle ne dispose toujours pas du dernier modèle d'outil de ASML (le NXE:3300 ). TSMC indique également continuer a travailler sur une technologie alternative pour ce node, le multiple electron beams sur lequel TSMC avait annoncé travailler avec MAPPER . La particularité de la technologie est qu'il ne s'agit plus littéralement de photolithographie, le masque disparaît et la source lumineuse est remplacée par des flux d'électrons qui viennent réagir avec un film préalablement déposé sur le wafer. Le débit de ces machines est qualifié par TSMC "d'encore trop lent", même s'il n'est pas comparé à celui, lui aussi très lent, de la technologie EUV actuellement (nous vous renvoyons a cette interview ou Mark Bohr évoquait le problème).

On notera enfin quelques informations sur les technologies de die stacking et les progrès en matière de 2.5D et 3D. Le concept du die stacking consiste à relier plusieurs dies directement entre eux par une couche de silicium, sans nécessiter de fils (des TSVs, Through Silicon Vias, sont utilisésà la place, ce qui permet d'augmenter significativement la bande passante et réduire la complexité). Les technologies dont on parle visent à terme à relier plusieurs dies logiques entre eux même si ce n'est pour l'instant qu'un objectif lointain.

La technologie 2.5D consiste à placer côte a côte deux dies, qui reposent sur un interposer qui contient lui-même des TSV pour interconnecter les dies. L'épaisseur de cet interposer est actuellement de 100nm mais devrait se réduire de moitié. Xilink propose actuellement un FPGA fabriqué sur le process 28HPL de TSMC qui interconnecte quatre dies, le Virtex 7 2000T.


Sur cette photo de nos confrères de 52solution , vous pouvez voir à gauche les quatre dies logiques et l'interposer. La puce assemblée est en quatrième position.
TSMC indique que les yields obtenus dépassent les 95% sur les interposers utilisés pour cette puce et plusieurs autres tape-outs devraient avoir lieu cette année, sans plus de précision. TSMC continue de travailler sur le sujet de Wide I/O avec des puces de test qui lient un die 40nm avec une puce mémoire Hynix, un montage qui a passé les tests de validation du JEDEC.

En ce qui concerne la superposition de dies (la "vraie" 3D), TSMC pense effectuer le tapeout d'une puce 28nm avec sur chaque couche des dies mémoire, avant de passer au mélange logique/mémoire. Il faudrait cependant attendre 2015 ou 2016 pour retrouver ces puces en production selon TSMC.

Notons enfin qu'en ce qui concerne le 450mm (la taille des wafers, elle est actuellement de 300mm de diamètre pour les nodes haut volume de TSMC), la production ne devrait pas démarrer au mieux avant 2016 voir 2017 malgré des tests en cours. Les outils EUV sont ceux qui poseront - là encore- le plus de problème selon TSMC, ils pourraient ne pas arriver avant 2017 en version 450mm.