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D'après Hexus.net , AMD aurait dans les cartons un nouveau processeur AMD FX du nom de code de Centurion. Sa particularité serait de fonctionner à 5 GHz avec un refroidissement à air (mais lequel?), sans que son TDP soit connu (150W ? 200W ?). Pour rappel l'actuel AMD FX-8350 fonctionne à 4 GHz, avec un Turbo pouvant atteindre 4,2 GHz.

Une telle fréquence semble inaccessible en refroidissement classique sur les versions actuelles des AMD FX, on peut donc penser qu'AMD devrait faire appel à un nouveau stepping et/ou un tri très sélectif des processeurs. Hexus.net indique d'ailleurs que ce processeur serait disponible en quantités très limitées, ce qui va dans le sens d'un tri.

Surprenante de prime abord, cette information est toutefois crédible selon nos propres sources. Attention cependant, nos confrères rapportent un tarif de 795$ pièce qui pourrait malheureusement rendre ce processeur finalement peu intéressant, puisque plus onéreux qu'un Core i7-3930K.

Nos confrères d'EE Times ont publié le résumé d'une présentation par TSMC de ses nodes à venir, un article  dans lequel on peut relever quelques informations intéressantes.

TSMC revient d'abord rapidement sur l'état de son node 28nm. Sa Gigafab 15 produirait aujourd'hui 50000 wafers dans ce node par mois. Cette quantité devrait cependant rapidement doubler avec la mise en route de la seconde tranche de la Gigafab 15. La production devrait démarrer d'ici un mois et arriver, d'ici cinq mois, à un débit de production identique à la première tranche.

En ce qui concerne le 20nm, TSMC donne quelques détails intéressants. Avec l'arrivée du double patterning sur ce node, les gains habituels de densité et de performances devraient être réduits, une tendance que l'on avait déjà entendue du côté de la Common Platform. Le 20nm sera vraisemblablement un node de transition vers le FinFET (le node suivant en 16nm), même si TSMC se refuse de le dire. Côté performances, quelques chiffres ont été donnés à savoir 20% de fréquence en plus, ou 30% de consommation en moins par rapport au 28nm, ce qui reste tout de même assez élevé. Une vingtaine de tapeouts sont attendus cette année dans les Gigafab 12 et 14 avec une production en volume pour 2014. Parmi ceux-ci, un Cortex-A15 20nm est attendu pour le mois de mai.

Pour le 16nm, le développement du node est actuellement en cours en parallèle, on se souvient de cette annonce en début de mois d'un premier tapeout de Cortex-A57. Assez peu de détails sont donnés, si ce n'est que les premiers wafers de tests clients pourraient être lancés vers la fin de l'année avec une production qui monterait (probablement très doucement) en volume en 2014. Actuellement, TSMC travaille principalement sur des structures SRAM 128 Mbit dont les yields sont en avance par rapport aux estimations. Si les blocs logiques ont déjà été testés (cf l'annonce du Cortex), les blocs d'interface (mémoire ou autre) devraient commencer à être testés en juin.

De manière beaucoup plus surprenante, TSMC à indiquer espérer produire d'ici 2015 des wafers 10nm utilisant la technologie EUV. Pour rappel, TSMC a investit également dans le fournisseur d'outils ASML.


Une machine EUV ASML
La firme se réserve cependant assez prudente, indiquant qu'elle ne dispose toujours pas du dernier modèle d'outil de ASML (le NXE:3300 ). TSMC indique également continuer a travailler sur une technologie alternative pour ce node, le multiple electron beams sur lequel TSMC avait annoncé travailler avec MAPPER . La particularité de la technologie est qu'il ne s'agit plus littéralement de photolithographie, le masque disparaît et la source lumineuse est remplacée par des flux d'électrons qui viennent réagir avec un film préalablement déposé sur le wafer. Le débit de ces machines est qualifié par TSMC "d'encore trop lent", même s'il n'est pas comparé à celui, lui aussi très lent, de la technologie EUV actuellement (nous vous renvoyons a cette interview ou Mark Bohr évoquait le problème).

On notera enfin quelques informations sur les technologies de die stacking et les progrès en matière de 2.5D et 3D. Le concept du die stacking consiste à relier plusieurs dies directement entre eux par une couche de silicium, sans nécessiter de fils (des TSVs, Through Silicon Vias, sont utilisésà la place, ce qui permet d'augmenter significativement la bande passante et réduire la complexité). Les technologies dont on parle visent à terme à relier plusieurs dies logiques entre eux même si ce n'est pour l'instant qu'un objectif lointain.

La technologie 2.5D consiste à placer côte a côte deux dies, qui reposent sur un interposer qui contient lui-même des TSV pour interconnecter les dies. L'épaisseur de cet interposer est actuellement de 100nm mais devrait se réduire de moitié. Xilink propose actuellement un FPGA fabriqué sur le process 28HPL de TSMC qui interconnecte quatre dies, le Virtex 7 2000T.


Sur cette photo de nos confrères de 52solution , vous pouvez voir à gauche les quatre dies logiques et l'interposer. La puce assemblée est en quatrième position.
TSMC indique que les yields obtenus dépassent les 95% sur les interposers utilisés pour cette puce et plusieurs autres tape-outs devraient avoir lieu cette année, sans plus de précision. TSMC continue de travailler sur le sujet de Wide I/O avec des puces de test qui lient un die 40nm avec une puce mémoire Hynix, un montage qui a passé les tests de validation du JEDEC.

En ce qui concerne la superposition de dies (la "vraie" 3D), TSMC pense effectuer le tapeout d'une puce 28nm avec sur chaque couche des dies mémoire, avant de passer au mélange logique/mémoire. Il faudrait cependant attendre 2015 ou 2016 pour retrouver ces puces en production selon TSMC.

Notons enfin qu'en ce qui concerne le 450mm (la taille des wafers, elle est actuellement de 300mm de diamètre pour les nodes haut volume de TSMC), la production ne devrait pas démarrer au mieux avant 2016 voir 2017 malgré des tests en cours. Les outils EUV sont ceux qui poseront - là encore- le plus de problème selon TSMC, ils pourraient ne pas arriver avant 2017 en version 450mm.

Intel a donné à l'occasion de l'IDF 2013 quelques détails sur les possibilités d'overclocking qui seront offertes sur Haswell, de quoi confirmer certaines rumeurs à ce sujet.

Comme l'indique ce premier document, il sera possible d'augmenter le coefficient multiplicateur du processeur avec un maximum de x80, contre x63 sur Ivy Bridge. Le coefficient de l'iGPU sera également modifiable, tout comme le ratio de la DDR3 (DDR3-2933 au mieux). La DMICLK, c'est-à-dire la fréquence de bus, sera également modifiable comme c'est le cas sur LGA1155, avec une fréquence maximale de 200 MHz double de celle par défaut. Mais la grosse nouveauté c'est l'introduction, comme sur LGA2011, de ratios pour les bus PCI-Express et DMI.


En effet si le DMICLK était déjà réglable sur LGA1155, il entraînait à la hausse la vitesse de ces deux bus ce qui rendait la plate-forme inutilisable au-delà de 105-107 MHz. Désormais des ratios DMICLK:PEG/DMI permettront de maintenir leur fréquence dans un intervalle de +/- 5-7% par rapport à leur fréquence initiale tout en augmentant le DMICLK. Les ratios sont de 5:5, 5:4 et 5:3, ce qui permettra d'utiliser des fréquences de bus de 100, 125 et 167 MHz, avec pour chacune de ses fréquences une marge de 5 à 7% supplémentaire.

Est-ce pour autant le retour de l'overclocking universel, c'est-à-dire même sur les processeurs non K ? Pas forcément, puisque le premier document précise que cette possibilité pourrait ne pas être active sur tous les processeurs de la gamme. Si elle est réservée aux processeurs "K", elle n'apportera finalement pas grand-chose.

Intel donne au passage quelques détails sur le comportement de son régulateur de tension intégré sur le packaging du processeur (IVR) :




Ce dernier sera programmable et depuis une tension VCCIN fournie par la carte mère il délivrera à Haswell VCORE, VRING, VGT, VSA, VIOA, VIOD. La programmation sera a priori assez flexible, puisqu'il sera possible d'appliquer une tension plus importante uniquement lorsque la fréquence demandée correspond à un overclocking (Interpolation V/f), ou alors un décalage à la hausse comme à la baisse sur toute la page de fonctionnement (Offset V/f) voire une tension stable quelle que soit la fréquence de fonctionnement (Override V/f).


Sur le papier les possibilités sont donc alléchantes, reste donc à voir sur quelles gammes Haswell LGA 1150 elles seront actives !

Après avoir été repoussés à février-avril 2014 alors qu'ils étaient initialement prévus pour fin 2013, la plate-forme Bay Trail et son SoC Valleyview devrait finalement arriver en 2013… mais à quelques jours près, puisqu'il est désormais question d'une disponibilité pour décembre.

Pour rappel (cf. détails ici), ce SoC sera gravé en 22nm et dôté de 4 cœurs x86, contre 2 pour les actuels Atom. Intel annonce un gain de 50 à 100% par rapport à la génération actuelle côté CPU, et un triplement des performances graphiques lié au passage à un iGPU dérivé de l'HD Graphics intégré dans Ivy Bridge.