Actualités mémoires

L'Hybrid Memory Cube Consortium (fondé par Micron et Samsung en 2011, rejoint ensuite par Hynix et 120 sociétés donc ARM, IBM, Microsoft et Xilinx) vient de publier un communiqué indiquant le développement d'une seconde génération de cette mémoire. Pour rappel, le concept de l'HMC est de superposer plusieurs dies de mémoire DRAM par-dessus une die de logique, le tout étant relié par des TSV (Through Silicon Vias, des fils qui traversent les dies).

Nous avions parlé un peu plus en détail de la première version de cette spécification en septembre dernier, nous vous renvoyons vers cet article  si vous souhaitez plus de détails.

La nouvelle spécification est encore au statut de « draft » (en préversion) et n'a été pour l'instant partagé qu'avec les membres du consortium dans le but d'être finalisé en mai 2014. La nouvelle version de la spec évoque des augmentations de bande passante, en doublant à 480 Go/s la bande passante totale des puces pour le modèle 4 liens, et 480 Go/s également pour le modèle huit liens (contre 320 dans la spec version 1.0).

Si Samsung et Hynix sont impliqués dans le développement du standard, Micron reste pour l'instant le seul constructeur à avoir produit des échantillons commerciaux.

La marque de mémoire Crucial (filiale de Micron) a mis en ligne une vidéo  montrant les différentes étapes de fabrication de sa mémoire. Si l'on passe au-delà du contenu marketing, la vidéo permet de voir en image les différentes étapes nécessaires, de la photolithographie des wafers (annoncée comme demandant « plus d'un mois ») à leur découpe en dies individuels puis à l'assemblage des barrettes.

Une initiative originale qui n'est pas une première pour la marque qui avait déjà proposée une vidéo de ce type l'année dernière sur l'assemblage des SSD . Une vidéo dans laquelle on retrouvera des plans communs avec celle ci-dessus.



Si les 30 premières secondes de cette vidéo sont là encore très axées sur le marketing, la suite permet de voir des étapes beaucoup plus techniques sur la découpe et l'interconnexion des dies sur leur support.

Micron et Sony ont profité de l'ISSCC pour annoncer  avoir produit un prototype de ReRAM (Resistive RAM) qui sur le papier semble particulièrement intéressant. Pour rappel, la ReRAM est un nouveau type de mémoire non-volatile, basée sur le Memristor d'Hewlett Packard qui permet en théorie de faire le lien en terme de coûts et de performances entre la mémoire classique (DRAM) et celle utilisée dans les SSD (NAND).

Côté caractéristiques, la puce de Micron/Sony est assez alléchante sur le papier. Fabriquée en 27nm, cette puce utilise une surface de 168mm2 et propose 16 Gbit de stockage - parmi les plus grosses annoncées jusqu'ici (Sandisk et Toshiba avaient annoncé l'année dernière une puce 32 Gbit). C'est en prime l'une des plus rapides avec des taux de transferts de 1 Go/s en lecture et 200 Mo/s en écriture et des latences très basses (2 et 10 microseconde).


Produire des puces ReRAM qui soient à la fois de large capacité et rapides était jusqu'ici un challenge, la plupart des puces rapides présentées jusqu'ici ayant une densité en Mbit plutôt qu'en Gbit. Micron et Sony n'ont pas donné de détails sur l'éventuelle arrivée de ces puces sur le marché, qui pourraient par exemple trouver leur place dans un premier temps comme cache dans un SSD pour améliorer les performances.

Nos confrères d'Anandtech  rapportent le développement de modules mémoires assez originaux par une nouvelle société baptisée Intelligent Memory. Ces derniers finalisent actuellement des modules mémoires DDR3 unregistered (c'est-à-dire de la mémoire DDR3 « classique ») de 16 Go. Actuellement, on ne trouve dans cette catégorie au maximum que des modules de 8 Go, composés de seize dies de 4 Gbit (la capacité maximale proposée actuellement par die sur le marché).

IM contourne le problème en utilisant une technique de die stacking pour transformer deux dies 4 Gbit classiques en un 8 virtuel qui reste malgré tout conforme à la spécification JEDEC. La société compte proposer à la fois ses doubles dies à d'autres constructeurs, mais aussi proposer directement des modules à la vente. Le prix risque cependant d'être prohibitif pour le grand public puisque sauf erreur, nos confrères annoncent environ 320 dollars pour une barrette de 16 Go. Des déclinaisons serveurs (registered/ECC, et versions low profile) seront également proposées.

L'information la plus intéressante de l'article concerne cependant le support des plateformes pour les modules 8 Gbit en général. Si les plateformes AMD (AM3 et FM2) ne posent aucun problème avec ces modules, ce n'est pas le cas des plateformes Intel, et plus particulièrement les Haswell et Baytrail qui ne supportent pas les dies de 8 Gbit. Selon IM, seuls les SoC Avoton et Rangeley (déclinaisons serveur/réseau des Atom Silvermont) supportent effectivement les dies de 8 Gbit. Une information assez étonnante et qui peut expliquer le peu d'intérêt des constructeurs comme Hynix, Micron et Samsung à proposer des dies 8 Gbit aujourd'hui à leur catalogue.

Cet été, nous vous parlions de l'existence d'un type de mémoire qui était resté plus que discret et qui se présentait comme particulièrement bien adapté pour alimenter les APU : la GDDR5M. Il ne devrait finalement jamais voir le jour.

Pour rappel, la GDDR5M est un dérivé de la mémoire GDDR5, cette dernière étant avant tout destinée aux GPU (mais également exploitée sur la PS4). Si la base de la technologie est identique, la GDDR5M est optimisée pour autoriser un format "barrette mémoire" sans trop faire exploser les coûts, notamment à travers des puces de 4 Gbits interfacées en 16-bit, contre 32-bit pour la GDDR5 classique. De quoi permettre la mise en place de modules mémoire SO-DIMM de 2 Go et de 4 Go.

Durant la CES, nous avons eu l'opportunité de nous entretenir avec Joe Macri qui porte la double casquette de président du comité JEDEC en charge des mémoires DRAM et de Chief Technology Officer en charge des plateformes grand public chez AMD. Nous avons bien entendu voulu en profiter pour savoir ce qu'il était advenu de cette GDDR5M.

Les détails des futures APU A Series étant encore sous embargo, et l'abandon éventuel du support d'une technologie initialement prévue ayant peu de chances d'être discuté officiellement, nous n'avons bien entendu pas cherché à creuser le sujet en associant Kaveri à la GDDR5M. Nous estimons plus que probable qu'AMD avait prévu de l'utiliser pour Kaveri mais ceci reste de la spéculation de notre part.

Ce qui n'est plus de la spéculation par contre c'est que la GDDR5M est bel et bien morte et enterrée. Joe Macri nous a ainsi expliqué qu'il s'agissait d'une "superbe mémoire" qui se présentait extrêmement bien au départ. Très prometteuse, elle allait permettre de gagner du temps par rapport à l'arrivée des mémoires Wide I/O2, HBM ou encore HMC, et 2 industriels avaient pris la décision de la développer et de la produire.

C'est le point central du destin de cette GDDR5M puisque dans l'industrie de la DRAM, il est nécessaire qu'au moins deux sources d'approvisionnement soient confirmées pour qu'une technologie puisse évoluer vers une existence commerciale. Sans quoi les risques sont bien trop élevés au niveau la disponibilité ou encore de la tarification. C'est ce qui a tué dans l'œuf le développement de la GDDR5M.

Les deux industriels qui s'étaient penchés dessus étaient Hynix et Elpida. Or, il y a presque deux ans, Elpida a dû annoncer sa banqueroute et sa mise sous protection par les autorités de régulation financières japonaises. Celles-ci ont mis fin à tous les nouveaux projets dont la GDDR5M. Ne restait alors que Hynix, et malheureusement aucun autre fabricant de DRAM, par exemple Micron, n'a voulu prendre le relais et se lancer dans l'aventure.

Si nos spéculations sont correctes, vous imaginerez sans difficulté que cette faillite d'Elpida a ainsi pu avoir des répercussions importantes pour AMD et Kaveri.