Quelques infos sur Trinity et Vishera

AMD vient de mettre à jour son guide d'optimisation logiciel pour la famille de processeur AMD 15h , c'est-à-dire les processeurs Bulldozer. Chose intéressante, ce guide donne quelques petites indications sur les améliorations intégrées dans la future APU Trinity (modèles 10h-1f) ainsi que le futur CPU Vishera (modèles 20h-2f).

Au menu des nouveautés, on notera le support des jeux d'instructions FMA, F16C, BMI et TBM. Ce FMA là travaille en fait sur trois opérandes, comme celui qu'Intel utilisera sur Haswell, alors que le FMA4 supporté par les AMD FX actuels n'est pas compatible. Les instructions BMI et TBM permettent de simplifier les opérations de manipulations de bits alors que les instructions F16C (VCVTPH2PS and VCVTPS2PH) accélèrent la conversion d'une valeur en virgule flottante 32 bits vers 16 bits.

Le TLB du cache L1 d'instruction passe pour sa part de 32 à 64 entrées. Pour rappel les TLB (Translation Lookaside Buffers) sont les buffers qui stockent les correspondances entre les adresses virtuelles manipulées par les programmes, et les adresses physiques auxquelles elles se réfèrent.

Pour les processeurs AMD 10h-1f, soit les Trinity, AMD confirme la présence d'un maximum de 2 "compute units", soit 2 modules ou 4 cœurs. Sur les AMD 20h-2f, soit la génération de Vishera, il est question d'un maximum de 5 "compute units", soit 10 cœurs, une information qui avait déjà filtrée mais qui semble faire référence à Komodo qui a été annulé : Normalement Vishera reste à 8 cœurs. AMD fait état d'un contrôleur mémoire sur quatre canaux sur ce processeur, une information pour le moins étonnante puisqu'il ne serait pas possible de les utiliser sur un Socket AM3+ alors même que ce processeur est censé fonctionner sur cette plate-forme. Erreur de la documentation ou canaux uniquement accessible sur Socket G34 ? L'avenir nous le dira !