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Creative profite de l'IFA pour présenter une nouvelle série de cartes sons. Au format PCI Express (x1) et USB, ces nouveaux modèles s'adaptent aux évolutions de Windows, faisant fi de la partie mixage matérielle dont le support à disparu des API DirectX depuis Vista (même si OpenAL subsiste). Ces cartes intègrent donc en réalité un codec HD Audio, déjà introduit sur le marché pour les marques de cartes mères en mai dernier, le Sound Core 3D .

Ces cartes HD Audio se concentrent donc sur le rapport signal/bruit de leurs entrées/sorties et sur les effets de post processing (THX TruStudio Pro et Crystal Voice), les caractéristiques annoncées étant celles des DAC/ADC intégrés à la puce (6 canaux à 102 dB en sortie et 4 canaux à 101 dB en entrée, en 24 bits).


En plus du modèle de base, à l'image de la gamme X-Fi, on retrouve deux modèles supplémentaires sous la marque Fatal1ty, ces déclinaisons ajoutant un carter de blindage sur la carte. La déclinaison Champion sera livrée avec une baie d'extension 5 pouces ¼. Pas un mot côté prix ou disponibilité exacte, si ce n'est pour la déclinaison Champion qui n'est pas attendue avant le premier trimestre 2012. Les autres modèles devraient arriver en magasin avant la fin de l'année.

Scythe annonce une version "Silent" de son ventirad Ninja 3 au prix de 37,9 € HT. Le radiateur est identique et est composé de 8 caloducs pour un poids dépassant légèrement le kilogramme avec le ventilateur.

La différence se situe donc au niveau du ventilateur, un Slip Stream 120 mm de référence SY1225SL12L qui fonctionne à une vitesse de 800 tpm en 12V (il s'agit d'une version 3 pin / DC) . A cette vitesse, il est annoncé à 10,7 dBA pour 40,17 CFM. A titre de comparaison le Slip Stream 120 mm PWM utilisé sur la version classique du Ninja 3 (SY1225SL12HPVC) offre deux plages de fonctionnements :

- 740 à 1900 tpm, 9.8 à 37 dBA, 37.15 à 110.31 CFM
- 470 à 1340 tpm, 7.05 à 27.3 dBA, 23 à 76.53 CFM

Le seul avantage, minime, du Ninja 3 dans sa version Silent et donc d'assurer une vitesse de fonctionnement réduite même sans régulation.

Le comité de standardisation dédié à la mémoire, le JEDEC, vient de publier quelques détails  sur les pistes de travail empruntées pour le futur standard mémoire DDR4. La spécification est toujours en cours d'élaboration et le JEDEC annonce qu'elle devrait être terminée d'ici à mi-2012 (ce qui n'empêche pas des guerres d'annonces entre Samsung et Hynix…). C'est en soit un retard de plus puisque l'on attendait la finalisation de la spécification avant la fin de l'année. Si le nouveau délai est tenu, cela marquera sept années entre la publication des standards DDR3 et DDR4, là où quatre années séparaient les publications des standards DDR, DDR2 et DDR3.

Si la tension d'alimentation principale de la mémoire devrait varier avec le temps (de 1.2 à 1.05V, de la même manière que la DDR3 aura évolué de 1.5 à 1.2V), la DDR4 imposera une tension pour les I/O (VDDQ) qui restera fixe quoiqu'il arrive, de 1.2V. Le but étant de simplifier les designs et d'assurer la compatibilité future plus facilement. La VDDQ jouera également un rôle dans le nouveau système de terminaison.

Afin de réduire la consommation et de limiter le bruit sur le bus, la DDR4 implémentera pour la première fois le concept du DBI (Data Bus Inversion). L'idée est de limiter au maximum les inversions complètes, par exemple passer d'une transmission de 1111 à 0000 puis de nouveau 1111. Via un bit supplémentaire, le DBI permet d'indiquer que la valeur du milieu doit être comprise comme inversée. En pratique ce sont donc des valeurs de 1111, 1111 et 1111 qui seront transmises. Le système avait déjà été intégré à la GDDR4 et 5, il évite dans tous les cas que plus de la moitié des valeurs changent entre deux transferts successifs.

Autre nouveauté notable, la largeur des transferts redevient variable. Si la DDR3 se limitait à des transferts d'une largeur de 64 bits (x8), la DDR4 rajoute un peu plus de flexibilité avec trois largeurs (32, 64, 128 bits).

La question de l'intégrité des transferts, généralement réglée de manière globale avec l'ECC se verra affublée d'un système supplémentaire de CRC qui pourra être utilisé ponctuellement, par exemple uniquement sur certaines opérations d'écritures. Un mécanisme de détection de la parité au niveau des puces est également prévu.

En ce qui concerne la gestion des canaux et les performances, le communiqué ne s'avance que très peu. La DDR4 à toujours pour objectif de doubler les transferts par broche par rapport à la DDR3 (de 0.8/1.86 GT à 1.6/3.2 GT). En ce qui concerne la topologie, s'il semblait acquis que le concept de canaux gérant plusieurs barrettes disparaisse au profit d'un modèle point à point (l'équivalent de multiples canaux ne gérant qu'une barrette à la fois, voir cette actualité), aucune précision supplémentaire n'a été apportée.

La prochaine réunion de travail du JEDEC se tiendra le 12 septembre.