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IBM va produire l'Hybrid Memory Cube
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HMC, DDR5 et 3D XPoint pour Micron
Micron mise sur la GDDR5X
IDF: Roadmap mémoire Micron
Micron en charge de la mémoire des Knights Landing
Hybrid Memory Cube Gen2 en développement
HMC, DDR5 et 3D XPoint pour Micron
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Micron a également pris la parole pendant la première matinée de Hot Chips, comme nous le rapportent une fois de plus nos confrères de ComputerBase . Ces derniers qualifient d'une honnêteté rafraîchissante la présentation de Micron, ne cherchant pas forcément à annoncer des chiffres extravagants. La société aurait même regretté, si l'on en croit nos confrères, que son partenaire Intel ait annoncé beaucoup trop tôt la mémoire 3D XPoint !
Dans le détail, Micron n'aura pas pu s'empêcher tout de même de qualifier la HBM de "mauvaise copie" de sa propre technologie Hybrid Memory Cube, plus complexe, coûteuse, et surtout assez peu disponible (elle devrait être présente sur le prochain Xeon Phi d'Intel, Knights Landing). Micron estime que la HMC dispose de nombreux avantages pour le marché du HPC, avec par exemple un meilleur algorithme de CRC que celui utilisé par le JEDEC pour la HBM.
Micron aura également évoqué la DDR5 qui aura pour objectif de doubler la bande passante par rapport à la DDR4. Micron estime produire ses premiers échantillons courant 2018, avec une production en volume possiblement en 2019, mais plus probablement pour 2020.
Outre le tacle envers son partenaire Intel sur la mémoire 3D XPoint, on ne retiendra pas beaucoup d'informations, si ce n'est que Micron confirme que ce nouveau type de mémoire sera en production avant la fin de l'année.
On retiendra ce dernier slide qui préfigure de ce que l'on devrait voir arriver sous peu sur les serveurs, avec deux tiers de mémoire DRAM. D'un côté une mémoire "proche", intégrée au processeur et rapide (HBM, ou plutôt HMC dans la vision de Micron) qui s'adjoint à la mémoire DRAM en barrettes plus classique. 3D XPoint et la 3D NAND proposant de leur côté deux tiers de stockages persistants.
Micron continue dans sa voie de l'originalité, dans un marché de la mémoire certes très concurrentiel. La société continue de mettre en avant sa GDDR5X, certes standardisée par le JEDEC mais qui n'a pas été adoptée par ses concurrents, mais aussi des solutions plus propriétaires comme l'Hybrid Memory Cube et 3D XPoint. Avec les ambitions de SK Hynix et de Samsung de pousser la HBM sur le terrain des PC clients, on peut cependant se demander si le pari d'ignorer la mémoire HBM ne se retournera pas contre Micron dans les mois à venir.
Micron mise sur la GDDR5X
Alors que Samsung a emboité le pas de Hynix sur la HBM pour ce qui est des mémoires proposant une bande passante élevée, Micron restait de son côté uniquement positionné sur la HMC, une mémoire plus coûteuse utilisant un bus moins large mais plus véloce mais qui a l'avantage de ne pas nécessiter d'interposer. Une alternative qui n'a ne semble-t-il pas réussi à convaincre sur le marché graphique.
Micron se positionne du coup sur un nouveau type de mémoire dénommée GDDR5X dont le but est de doubler la bande passante par rapport à la GDDR5. Pour se faire Micron utilise la bonne vieille méthode du doublement du prefetch qui passe à 16.
La GDDR5X sera donc capable de lire 16 cellules mémoire en parallèle et de placer le tout dans un petit buffer qui déversera ses données en série et à très haute vitesse dans le bus mémoire. Cela augmente par contre la complexité de puces mémoire ainsi que la plus petite quantité de données qui peut être lue, une puce GDDR5 étant généralement 32-bit ce n'est qu'avec des accès de 512-bit par puce que les débits pourront être doublés.
Micron semble vouloir lancer la GDDR5X dès 2016, avec un débit de l'ordre de 10-12 Gbps alors que la GDDR5 atteint au mieux 8 Gbps à l'heure actuelle. D'ici 2018 Micron semble viser un doublement du débit par rapport à la GDDR pour atteindre 16 Gbps.
A terme avec un bus 256-bit on atteindrait donc les 512 Go /s, contre 1 To /s avec un bus 512-bit. Ces débits sont en fait comparable avec ceux qui seront offert par des configurations à 2 ou 4 puces utilisant les puces HBM de Samsung ou Hynix prévues pour 2016 qui seront moins gourmandes en énergie mais qui nécessiteront un interposer et pour lesquelles on peut se demander si elles pourront être produites dans les volumes nécessaires. Micron semble ouvrir une voie plus conservatrice pour l'augmentation de la bande passante pour les GPU, reste à voir si AMD ou Nvidia l'utiliseront l'an prochain.
IDF: Roadmap mémoire Micron
Le partenaire d'Intel sur la mémoire 3D XPoint était présent sur l'IDF avec un stand ou l'on pouvait apercevoir un wafer de NAND 16nm, ainsi qu'un module 3D NAND de 256 Gbits.
La société a également effectué une présentation ou elle a évoqué ses technologies mémoires. Le constructeur continue de travailler sur l'Hybrid Memory Cube (HMC), une technologie qui supperpose des dies de mémoires avec une couche de contrôleurs logiques. La troisième génération est en cours de développement même si l'on ne sait pas encore ce qu'elle apportera.
Micron est également revenu sur la complexité de la fabrication de la mémoire DRAM a 20nm et au dela. L'augmentation des coûts via les masques et les opérations rend de plus en plus difficile chaque passage à un nouveau node. Malgré tout le fabricant s'est felicité de ses yields atteint en 20nm et a indiqué travailler sur le 15nm et au delà.
Côté NAND, Micron a confirmé que le 16nm serait son dernier node « traditionnel » et qu'il passait au delà à une gamme 100% 3D NAND. Cette variante de la NAND permet pour rappel de construire les cellules verticalement pour les empiler en augmentant la densité. Un avantage important qui permet d'utiliser des process plus anciens, et mieux maitrisés, autour de 50nm pour la première génération de Micron. La seconde génération de 3D NAND apparaitra en 2016.
3D XPoint a été peu évoqué, si ce n'est sur le fait qu'il y aura une seconde génération de cette mémoire en 2016. On notera que Micron parle toujours sur ses roadmaps d'une seconde nouvelle mémoire qui arriverait en 2017. Une variante de STTRAM (Spin Transfer Torque RAM) semble être l'une des possibilités, il faudra attendre un peu avant d'en savoir plus !
Micron en charge de la mémoire des Knights Landing
Nous vous en parlions en novembre dernier, la prochaine génération de Xeon Phi (Knights Landing) prévue pour la mi-2015 intégrera jusqu'à 16 Go de mémoire embarquée ultra-rapide délivrant une bande passante de l'ordre de 500 Go /s.
On apprend aujourd'hui que cette mémoire sera produite par Micron, qui l'a développée en collaboration avec Intel en prenant pour base l'Hybrid Memory Cube dont on parle depuis quelques années déjà. Les puces se trouveront sur le même packaging que les Xeon Phi, et seront reliées à ce dernier par une interface à très haute vitesse.
Dans son communiqué Micron indique que cette mémoire a une bande passante 5x supérieure à la DDR4 tout en prenant 50% de place en moins et avec un ratio bande passante/consommation multiplié par 3.
Pour rappel ces nouveaux Xeon Phi gravés en 14nm devraient gérer l'AVX-512, la DDR4, le PCIe Gen3 et seront disponibles en version Socket comme en carte fille PCIe. Un Xeon Phi pourra intégrer jusqu'à 72 cœurs de type Silvermont associés par paire, gérant chacun deux grosses unités vectorielles prenant en charge le traitement des instructions AVX-512 et partageant un cache L2 de 1 Mo. En sus de la mémoire embarquée, ils géreront six canaux de DDR4 permettant d'adresser 384 Go de mémoire supplémentaire.
Hybrid Memory Cube Gen2 en développement
L'Hybrid Memory Cube Consortium (fondé par Micron et Samsung en 2011, rejoint ensuite par Hynix et 120 sociétés donc ARM, IBM, Microsoft et Xilinx) vient de publier un communiqué indiquant le développement d'une seconde génération de cette mémoire. Pour rappel, le concept de l'HMC est de superposer plusieurs dies de mémoire DRAM par-dessus une die de logique, le tout étant relié par des TSV (Through Silicon Vias, des fils qui traversent les dies).
Nous avions parlé un peu plus en détail de la première version de cette spécification en septembre dernier, nous vous renvoyons vers cet article si vous souhaitez plus de détails.
La nouvelle spécification est encore au statut de « draft » (en préversion) et n'a été pour l'instant partagé qu'avec les membres du consortium dans le but d'être finalisé en mai 2014. La nouvelle version de la spec évoque des augmentations de bande passante, en doublant à 480 Go/s la bande passante totale des puces pour le modèle 4 liens, et 480 Go/s également pour le modèle huit liens (contre 320 dans la spec version 1.0).
Si Samsung et Hynix sont impliqués dans le développement du standard, Micron reste pour l'instant le seul constructeur à avoir produit des échantillons commerciaux.
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