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IBM, GlobalFoundries et Samsung tenaient aujourd'hui leur Technology Forum. Les trois sociétés travaillent pour rappel en commun sur le développement de leurs procédés de fabrications. Sans s'avancer réellement dans des annonces précises, les différentes sessions nous ont permis de noter quelques points intéressants.

D'abord, comme nous l'évoquions la semaine dernière, le 28nm développé par GlobalFoundries et ses autres partenaires fait l'impasse sur le SOI de type "partially-depleted" (PD-SOI), difficile à porter efficacement lorsque la finesse de gravure progresse, ce qui rend l'attrait de la technologie limitée. Si le PD-SOI est bel et bien mis au rebus (il a été confirmé qu'il ne refera pas son apparition sur le 20nm), cela ne signifie cependant pas l'arrêt total du SOI. Pour le 20nm et suivant, l'avenir selon le Dr Gary Patton d'IBM est au ETSOI. Il s'agit d'un type Fully Depleted, c'est-à-dire que le corps du transistor en lui-même qui aplani afin de contrer les effets du SOI classique. Si IBM aura mentionné plusieurs fois la présence de l'ETSOI, on notera que ce n'était pas le cas de ses partenaires qui ne se sont pas engagés précisément sur le sujet. L'allongement du délai de développement ainsi que le surcoût direct engendré sur les wafers peut en effet pousser les différents acteurs de la Common Platform à proposer, par exemple, un process avec ETSOI et un sans pour satisfaire la demande des clients. IBM aura confirmé au passage que l'ETSOI a été développé pour le 20nm en collaboration avec ST Micro.


En ce qui concerne le 20nm, une annonce à tout de même été faite, celle de la nécessité du double patterning. La technologie consiste à utiliser deux expositions successives avec des masques différents pour réaliser une même couche métallique. Si toutes les couches ne sont pas concernées par la nécessité du double patterning, l'ajout des masques crée un surcoût notable. On aura noté d'ailleurs ce slide relativement édifiant sur les couts du 32/28 et du 22/20 nm :


Le surcoût sur les masques est particulièrement élevé tout comme le coût des outils de design (EDA) et du design en lui-même qui explosent en partie à cause de la complexification due au double patterning. Intel devrait lui aussi faire appel à de telles techniques pour le 16nm, cependant à notre connaissance ce n'est pas le cas pour le 22.

Autre annonce ferme, mais presque connue, l'arrivée des transistors FinFET. Pour rappel, Intel a décidé, dès le 22nm (qui arrivera sous peu avec les processeurs Ivy Bridge) de modifier la forme des transistors qui ne sont plus construits sur un plan, mais dans l'espace (voir notre focus sur le sujet pour plus de détails). Les membres de la Common Platform ont confirmé qu'il arriverait pour le 16nm, ce qui avait été sous entendu précédemment.


Le doublement de la densité à chaque node s'accompagne de gains de performances annoncés à 1.6x
En ce qui concerne l'au-delà du 10nm, considéré comme une barrière technologique pour les méthodes actuelles, IBM a évoqué plusieurs pistes comme l'utilisation de nanotubes de carbone. De ce côté, IBM a annoncé avoir développé de nouvelles méthodes pour trier plus facilement les nanotubes utilisables de ceux qui ne le sont pas. Gary Patton évoquait ainsi que 30% des nanotubes semi conducteurs produits étaient pleinement conducteurs et devaient donc être supprimés. En ce qui concerne la lithographie EUV, qui se fait attendre depuis plusieurs générations, il faudra encore attendre. Si IBM laissait entre ouverte une porte pour le 16nm, il est plus probable que la technologie ne soit pas à l'heure pour ce node.

Nous aurons noté enfin durant la conférence quelques petites phrases. D'abord, et à plusieurs reprises, des allusions sur le fait que les fabs 28nm de la Common Platform étaient fonctionnelles et non pas arrêtées. Un écho à un article relativement surprenant publié par nos confrères de SemiAccurate la semaine dernière qui indiquait que TSMC aurait stoppé complètement la production sur ses lignes 28nm il y a trois semaines de cela, pour un problème qui n'aurait pas été précisé. Une information difficile à vérifier et si nous avions entendu un temps des rumeurs sur d'éventuels retards de livraisons pour certains GPU produits par TSMC, elles se sont estompées depuis. La référence - multiple - à cette rumeur par les concurrents de TSMC était pour le moins originale.

On aura noté enfin, de la part de Subramani Kengeri de GlobalFoundries que si jusqu'ici la production de CPU et de GPU avait poussé en avant le développement des process de technologies, c'est aujourd'hui les SoC et les puces basse consommation qui forcent les décisions de design. AMD appréciera.

Des chercheurs d'IBM ont publié un papier (payant) détaillant la construction d'un prototype de transistor, fonctionnel, à base de nanotube de carbone dont la taille n'est que de 9nm. IBM avait déjà utilisé un nanotube précédemment dans la construction d'un transistor.

La nanotube est utilisé pour remplacer le canal, la partie du transistor qui laisse, ou non, passer le courant en fonction de la tension appliqué sur la porte (gate, en dessous sur le schéma). Il s'agit ici du premier transistor de ce type passant sous la taille de 10nm pour le canal. Côté performances, le transistor alimenté à 0.5V est estimé quatre fois plus performant qu'un éventuel équivalent utilisant un canal en silicium.


La production de ce prototype est cependant complètement artisanale, les portes étant déposées manuellement sur le tube afin de créer le transistor. Le papier décrit les différents problèmes à surmonter pour produire plus d'un transistor. La pureté du nanotube en est un, tout comme la question de l'alignement, importante dès que l'on essayera de chainer de multiples transistors pour créer un circuit.

Micron vient d'annoncer qu'il allait faire fabriquer par IBM sa mémoire Hybrid Memory Cube. La gravure se fera dans l'usine IBM de East Fishkill située dans l'état de New-York avec un process 32nm HKGM. L'Hybrid Memory Cube est composée d'une couche logique qui est interconnectée à empilement de plusieurs die mémoire via le TSV (Through Silicon Via).

Cette technologie permet de relier plusieurs die entre eux via des connexions verticales qui passent donc au travers même des die. Cette verticalité permet de réduire drastiquement la longueur des connexions, ce qui permet entre autre d'améliorer la vitesse, d'abaisser la consommation et de réduire la taille du packaging.

Les débits atteints par une mémoire HMC sont très élevés puisqu'une puce de 512 Mo atteindrait les 128 Go /s soit 10 fois la bande passante de la DDR3-1600. Avec 8 watts la consommation rapportée à la bande passante est également en baisse, mais elle est en hausse si on la rapporte à la capacité.


Pour le moment la HMC devrait être assez chère et réservée à des applications industrielles. A terme on peut penser que ce type de mémoire pourrait être utilisé dans des produits plus grand public, afin par exemple de servir de mémoire locale pour un APU.

Nos confrères d'EEtimes rapportent aujourd'hui la création de deux plans d'investissements concernant les semi conducteurs dans l'état de New York, aux Etats Unis. Le premier concerne l'alliance technologique "Common Platform" (IBM, GlobalFoundries et Samsung) qui annonce un investissement de 3.6 milliards de dollars sur le développement des process de fabrication en 22 et 14nm.

L'autre investissement est encore plus particulier puisqu'il s'agit de l'annonce du Global 450 Consortium (G450C), un regroupement de l'industrie autour de la transition vers des wafers de 450mm de diamètre (contre 300 aujourd'hui). Pour rappel, augmenter le diamètre des wafers permet de réaliser des économies d'échelle en augmentant la quantité de puces que l'on peut produire.

Cette transition de l'industrie, voulue depuis des années par Intel s'est heurtée jusqu'ici au reste de l'industrie (Intel dépend également des fabricants d'outils de photolithographie, eux-mêmes dépendant des autres fabricants de semiconducteurs), plutôt hésitante sur le sujet. Les transitions successives vers des procédés de gravures de plus en plus fins ont conduit à une diminution de la taille des puces, qui si elle est compensée chez Intel par une augmentation des transistors, ne l'est pas forcément pour tous les clients des autres fabricants.

L'investissement à New York sera réalisé en partie par Intel qui y construira un centre de recherche et de développement autour de cette technologie. L'annonce la plus importante tient aux membres annoncés du Global 450 Consortium, à savoir bien évidemment Intel, mais également les membres de la Common Platform (IBM, GlobalFoundries, Samsung) et TSMC qui investiront conjointement 575 millions de dollars sur le sujet. Les constructeurs d'outils comme ASML ont également indiqué qu'ils proposeraient sous peu des solutions 450 mm de type EUVL.

GlobalFoundries, jusqu'ici réticent sur le 450 mm a évoqué son arrivée possible pour le node 14nm. Intel de son côté n'a pas précisé de délai pour sa transition à cette technologie.