IDF: Interview de Mark Bohr d'Intel

Publié le 18/09/2012 par
Envoyer Imprimer

Notre couverture de l'Intel Developer Forum 2012 a été l'occasion pour nous de rencontrer Mark Bohr. Tenant les titres de Senior Fellow et Directeur des Architectures Processeur et de leur Intégration chez Intel, Mr. Bohr - qui a rejoint Intel en 1978 - est aujourd'hui responsable de l'évaluation des différentes technologies utilisées par le constructeur dans ses procédés de photolithographie.

Une des tâches qui l'occupe actuellement est le choix des technologies qui feront partie du procédé de fabrication en 10nm du constructeur (attendu pour 2015 en production), un point qu'il avait évoqué un peu plus tôt dans la matinée dans un briefing s'étant tenu avant notre interview (vous trouverez plus bas quelques slides issus de ce briefing, ainsi que quelques références à des sujets qu'il avait évoqué).

Dans cette relativement longue interview, nous avons eu l'opportunité de couvrir un grand nombre de sujets, allant de l'investissement dans ASML aux procédés de fabrication actuels, mais aussi les technologies à venir. Afin de faciliter la compréhension, nous avons ajouté certaines annotations entre crochets. Cette interview ayant été réalisée en anglais, ceux qui le souhaitent pourront trouver (via le lien ci-dessous) la retranscription originale de l'interview !


[English Version]

 

HFR : En juillet dernier, ASML a annoncé un programme de co-investissement ciblant ses clients (dont Intel fait partie). Intel a été la première société à participer à cette offre, avec un investissement de 4.1 milliards de dollars. L'offre d'ASML était soumise à l'approbation du comité de direction, et nous avons appris ce lundi que cet investissement avait été validé. Une satisfaction pour vous ?

Mark Bohr : Du point de vue d'Intel, je pense qu'il est clair qu'obtenir la technologie EUV [lithographie Extreme Ultra Violet] et disposer d'outils EUV en 450mm est quelque chose de très critique pour notre avenir, c'est pour cela que nous avons réalisé cet investissement. Donc, suis-je satisfait ? Oui ! Cela devrait réellement nous aider à nous assurer que nous disposerons de cette technologie lorsque cela sera nécessaire.

On voit la complexité des procédés de fabrication augmenter d'un node à l'autre. Est-ce que vous pensez que nous allons voir une tendance future ou l'on pourrait voir des alliances de plus en plus proches entre les fondeurs et leurs fournisseurs d'outils ?

MB : Je pense que la technologie EUV est un cas unique. Il s'agit d'une technologie très critique, d'un problème d'ingénierie très complexe mais aussi d'une technologie très couteuse à développer. C'est pour cela que, pour ce cas précis, nous voyons une collaboration plus étendue entre des clients tels qu'Intel et ASML.

Puisque vous parliez de l'EUV, il semble qu'il reste encore de nombreux problèmes à régler de ce côté. Ce matin, durant votre briefing pour la presse, vous avez mentionné que le débit de wafers [le nombre de wafers traités par heure, entre 50 et 100 par heure ayant été mentionné par Mark Bohr dans son briefing comme étant un minimum avant de considérer sérieusement l'adoption de l'EUV] était encore très bas. Un autre problème semble être que l'EUV ait quelques difficultés à passer d'une finesse à l'autre, au moins lorsqu'il s'agit de parler d'ASML et de la livraison de leurs machines de R&D ?

MB : Je pense qu'il est prématuré de conclure cela. Après tout, aujourd'hui nous gravons des dimensions de 22nm avec une lumière de 193nm. L'EUV réduit significativement cette taille. Si vous me demandez s'il est plus difficile pour l'EUV de dessiner des dimensions de 16 nm que des dimensions de 22, oui. Mais je pense que cela reste largement dans les possibilités de l'EUV. Dessiner à faible résolution me semble être un challenge plus simple qu'augmenter le débit, et obtenir une source de lumière de plus haute intensité.

On parle également souvent avec l'EUV du problème de défauts dans la fabrication des masques. Est-ce que vous avez vu des améliorations de ce côté ces derniers temps ?

MB : Je pense que l'industrie est entrain de réaliser des progrès constants sur la réduction des défauts des masques. Donc je ne pense pas, a mon avis, que ce soit le problème principal, même s'il s'agit de l'un des deux ou trois challenges principaux à relever. Et bien entendu, même si les masques EUV sont très complexes, les masques à immersion/décalage de phases en 193nm utilisés aujourd'hui le sont également. Et leur complexité nous paraissait très effrayante il y'a 10 ans de cela. Aujourd'hui, leur conception et leur utilisation est devenue courante.

Et aujourd'hui, vous obtenez de très faibles défauts sur ces derniers.

MB : Très faibles, oui.

L'autre partie de l'investissement concerne les wafers 450mm. Même si en lisant l'accord, il semble que cet investissement soit spécifique à la fourniture d'outils EUV 450mm, exact ?

MB : Oui.

Intel pousse depuis longtemps derrière le 450mm, plus longtemps que vos concurrents. Avez-vous vu les choses progresser de ce côté ?

MB : Je n'ai pas pris part aux dernières discussions avec nos partenaires fournisseurs, mais j'ai l'impression que le consensus commence à naitre. Deux nouvelles fabs en cours de construction chez Intel, D1X en Oregon et la Fab 42 en Arizona - dont la construction est déjà réalisé a plus de la moitié - sont pour l'instant en cours d'équipement en matériels 300mm. Mais nous souhaitons les convertir à l'avenir vers des outils 450mm, et nous les avons architecturées dans cette optique. Cela ne se fera pas pour le premier node. Donc pas pour le 14nm. Mais peut être pour le 10 ou le 7.

Nous avons vus l'année dernière l'annonce d'un Global 450 consortium - dont Intel fait partie - concernant l'adoption d'outils 450mm dans l'industrie, avec un investissement conséquent dans l'état de New York. Pouvez-vous nous parler de l'avancement de ce projet ?

MB : Non, je n'ai pas d'information à jour sur le sujet.

Plus généralement, que pensez vous de ce type d'opportunité avec ASML, être capable d'influer sur la direction dans laquelle se concentrent leurs recherches ?

MB : Nous sommes toujours dépendants des fournisseurs qui développent les outils que nous utilisons. Parfois, la seule chose que nous ayons à faire est de simplement collaborer avec eux, partager avec eux nos besoins et nos objectifs, et ils développeront pour nous les outils adéquats. Mais dans le cas de l'EUV, les problèmes d'ingénieries sont très complexes, et ils ont requis un partenariat plus étroit, au point de nécessiter un investissement.

Vous avez parlé ce matin de TriGate, du fait que vous avez appris de nombreuses choses de la production à haut volume d'Ivy Bridge, et que vous en avez tiré quelques leçons pour la fabrication future d'Haswell. Est-ce que vous pouvez partager avec nous quelques une de ces leçons qui auraient pu avoir un impact sur la production ou le design d'Haswell ?

MB : Ce que je voulais dire, c'est avant tout qu'Ivy Bridge est le premier produit 22nm Trigate d'Intel. Et au début d'une nouvelle génération de technologie, on travaille toujours sur le débogage des yields [le pourcentage de puces fonctionnelles sur un wafer] et des performances. Cette phase est désormais terminée. Ivy Bridge était notre cobaye pour cette phase de débogage du process, et désormais, tous nos futurs produits vont bénéficier directement de cette expérience. Que ce soit Haswell ou nos produits SoC, ils bénéricieront tous de notre apprentissage du côté des yields et de la production qui a été réalisé avec Ivy Bridge.

Mais avez vous appris de nouvelles choses sur la manière dont les transistors, ou le process en général se comportait ? Des choses que vous n'auriez peut être pas vu durant les phases de pré-production ?

MB : En fait, l'apprentissage s'est concentré principalement sur comment l'on peut obtenir les plus faibles taux de défauts et les yields maximums. Donc au final, il s'agit de réaliser des réglages fins sur nos équipements de productions dans la fab pour éliminer les défauts, et pour s'assurer que les dimensions soient contrôlées de manière la plus serrée possible. Cela n'avait d'ailleurs pas forcément d'impact sur la performance ou la consommation d'Ivy Bridge. C'est peut être une question séparée, une modification au niveau du design que nous avons réalisés. Mais en termes de yields, tout le travail a été réalisé sur Ivy Bridge, et tous nos futurs produits vont bénéficier de ce travail.


Même si nous aimerions pouvoir mesurer la performance individuelle des transistors, nous ne pouvons que nous baser sur les produits finaux pour essayer d'inférer le rôle des transistors et des modifications qui ont été effectuées. Lorsque nous avons comparés de multiples références mobiles ou desktop de la génération Sandy Bridge (32nm) et Ivy Bridge (22nm), nous avons vu une réduction significative de la consommation en charge, mais la consommation au repos est restée relativement équivalente. Est-ce qu'il serait exact de dire que pour les transistors TriGate 22nm tels qu'implémentés dans Ivy Bridge, vous avez plutôt favorisé une consommation en charge plus faible en réduisant la tension de seuil au lieu d'optimiser contre le leakage sous la tension de seuil ?

MB : C'est un petit peu plus compliqué que cela. Ivy Bridge est un tick, pas de changement architectural majeur, juste compacté vers le nouveau process. Mais la partie graphique d'Ivy Bridge était un redesign majeur comparé à Sandy Bridge, et je pense que l'on avait a peu près doublé le nombre de transistors graphiques. Donc on a ces transistors supplémentaires qui produisent du leakage. Et si l'on regarde le leakage total au niveau de la puce, il faut prendre en compte le fait que la partie graphique a été significativement étendue. Et Ivy Bridge est un produit que l'on retrouve sur de multiples marchés, allant de versions hautes performances à des versions bas leakage. Mais nous pouvons, nous faisons, et nous ferrons des versions bas leakage et hautes performances.


Et avec le process P1271 [la version SoC du process 22nm d'Intel], vous vous concentrez plus sur la réduction du leakage, n'est ce pas ?

MB : Oui, aussi bien d'un point de vue process que design.

Nous parlions précédemment de l'EUV et du fait que cette technologie est attendue pour "bientôt" depuis maintenant très longtemps. En parallèle, la lithographie 193nm semble avoir particulièrement bien résisté aux évolutions. Est-ce que c'est quelque chose qui vous a surpris, le fait que le 193nm puisse avoir été poussé aussi loin ?

MB : Si vous m'aviez demandé il y a dix ans de cela, "est-ce que j'aurai besoin de l'EUV pour le 14nm", je vous aurai répondu oui ! Donc oui, même moi j'ai été surpris par le type d'innovations qui nous a permis d'étendre la technologie à immersion. C'est la bonne nouvelle.

Le gros de ces gains vient de l'arrivée de l'immersion, à votre avis ?

MB : La plupart des gains réalisés avec l'immersion ont été obtenus à la génération 32nm. Et au-delà, nous avons commencé à introduire des techniques de double et triple patterning. Donc cela, combiné avec d'autres améliorations du côté de la fabrication des masques nous a permis d'étendre la technologie immersion jusqu'au 22, et au 14. Et je sais que nous avons une solution basée sur l'immersion pour la génération 10nm. Maintenant, est ce que l'immersion peut être étendue au 7nm ? Nous ne le savons pas encore. Nous explorons cette option, mais nous poussons également en parallèle le développement de l'EUV, aussi rapidement qu'on le peut.


Vous avez montré un graphique très intéréssant [voir ci dessus] indiquant le coût par transistor pour de multiples generations de process. Et malgré le fait que vous utilisiez probablement des techniques comme le multi-patterning ou autre en 14nm qui risquent d'augmenter les coûts, vous avez sur ce graphique un point relativement aligné avec les autres générations pour le 14nm ?

MB : Chez Intel, nous portons une attention toute particulière à ce que chaque nouvelle génération de technologie nous apporte non seulement les gains de performances et de consommation attendus, mais aussi la réduction des coûts par transistors. Et comme je l'ai montré sur ce graphique, cette réduction à été plutôt constante pour de multiples générations. Est-ce que le coût des wafers augmente ? Oui. Est-ce que la complexité du process augmente à chaque génération ? Oui. Sommes-nous capables de trouver des moyens d'améliorer suffisament la densité pour couvrir ces coûts ? La réponse est également oui, au moins pour la génération 14nm, et j'espère et j'attends une réponse similaire pour le 10.

Pendant votre briefing ce matin, il vous a été posé la question du changement de nom du node 16nm, que vous appelez désormais 14nm. Votre réponse sur ce sujet était que vous avez réussi à augmenter la densité. Est-ce que vous pourriez détailler un petit peu plus votre réponse ?

MB : Uniquement si vous me promettez de ne pas le dire à nos concurrents ! Mais ce changement de nom n'est pas qu'une affaire de sémantique. Nous avons regardé attentivement la densité que nous souhaitions atteindre pour cette génération, identifié des moyens de faire mieux que ce que l'on attendait en matière de mise à l'échelle, et de là nous avons renommé le 16 en 14.

En 2005, le groupe de recherche d'Intel avait publié un papier sur l'utilisation de matériaux III-V [matériaux issus des colonnes III et C de la table périodique des éléments], à l'époque Indium et Antimoine afin de construire des transistors composites [qui utilisent deux ou plusieurs matériaux à la place du seul silicium]. Pouvez-vous nous en dire un peu plus sur l'évolution de cette recherche ?

MB : Oui ! Notre groupe de recherche à publié une série de papiers sur les quatre ou cinq dernières années sur d'encore meilleurs transistors utilisant un canal III-V, en utilisant par exemple de l'Arséniure de Gallium-Indium [InGaAs] ou du Phosphure d'Indium [InP], donc, nous avançons de manière constante sur ce sujet afin d'obtenir des transistors avec une mobilité plus élevée [des électrons dans le canal]. Une mobilité plus élevée permet de réduire la tension d'utilisation des transistors, ce qui signifie une consommation réduite. Donc c'est l'une des pistes, parmi plusieurs que notre groupe de recherche explore pour tenter de définir le futur des transistors. D'autres options incluent, à la place d'utiliser une structure FinFET, une structure type nanofil par exemple que l'on peut réaliser en silicium ou en germanium.

Un commentaire sur la technologie que vous pensez avoir le plus de potentiel à court terme ? Il semblerait que des structures nanofils par exemple soient un peu plus éloignées que l'utilisation de matériaux III-V ?

MB : Je ne vais pas commenter sur ce qui est le plus probable. Nous explorons une variété d'options pour les transistors à venir, et savoir exactement quels types nous sélectionnerons, ceux qui répondront le mieux à nos besoins est quelque chose que nous partagerons un peu plus tard. Mais le rôle de notre groupe est d'étendre le champ de leur recherche la manière la plus large possible, d'explorer de multiples options, et oui, peut être que certaines d'entre elles ne fonctionneront pas en pratique. Mais certaines d'entre elles fonctionnent.

Vous avez également mentionné qu'Intel Research travaille sur des prototypes de MRAM, pouvez-vous nous dire quelque chose à ce sujet ?

MB : Non ! Si ce n'est que nous explorons différent types de mémoires (changement de phases, etc) en parallèle de l'évaluation de différents types de transistors, et il y aura peut être des applications intéressantes pour celles-ci un jour.

Il vous a été demandé ce matin votre avis sur le SOI [la réponse de Mark Bohr était que le SOI n'est pas une solution dont les bénéfices justifient le coût]. La plupart de vos concurrents commencent à parler de Fully Depleted SOI [FD-SOI] pour les nodes à venir, est-ce que votre réponse est la même concernant ce type de SOI ?

MB : Lorsque vous parlez de FD-SOI, vous parlez de la version planaire [a l'opposition de TriGate] ? Il n'y a qu'une société à ma connaissance qui ait exprimé un intérêt fort derrière cette technologie, ST Microelectronics.

IBM également ? [nous faisions référence à cet article]

MB : En fait, plusieurs société effectuent de la recherche autour du sujet, mais est ce que ces sociétés ont réellement annoncés des produits derrière cette technologie ? La seule société, à ma connaissance, qui ait exprimé un intérêt fort pour des produits FD-SOI est ST Microelectronics.

Je pense que d'autres sociétés, vous savez, n'ont pas été très claires et ne se sont pas engagées réellement. Je n'ai pas vraiment vu d'engagement fort de la part de GlobalFoundries, TSMC ou Samsung. Je pense que les acteurs principaux se concentrent plutôt sur des solutions FinFET/TriGate plutôt que vers des solutions planaires en FD-SOI. Mais une fois de plus, FinFET et TriGate seront et pourront être construites en bulk ou en SOI. Certains choisiront peut être de le faire en SOI, d'autres en bulk.

Historiquement, vous n'avez pas été un très grand fan du concept des fonderies
[par exemple TSMC ou GlobalFoundries qui disposent de multiples clients], pourtant Intel dispose d'une (très) petite activité de fabrication pour des sociétés tierces [avec Achronix et Tabula]. Est-ce que cette initiative à changé un peu votre opinion sur le fait que ce type d'ouverture pouvait avoir des bénéfices ?


MB : Je pense que ce que l'on dit, c'est que nous avons la technologie la plus avancée de l'industrie. Nous savons que de nombreuses autres sociétés aimeraient y accéder. De là, notre intérêt premier est d'avoir une activité cliente pour certains clients stratégiques. Un bénéfice secondaire est que peut être dans ce type d'interaction, on apprend des choses sur la manière de mieux optimiser et affiner notre technologie pour des gammes de produits plus étendues. Mais c'est une motivation très mineure. La motivation première est que nous disposons de cette technologie, nous pensons qu'elle à de la valeur, et nous avons des clients très intéressés.

Comme vous le disiez, si l'on considère la valeur de ce process, et le fait que l'écart avec votre compétition tend à s'élargir, ne ferait-il pas plus sens de ne pas ouvrir du tout votre process ?

MB : Hmm. Je pense qu'ouvrir nos fabs auprès de quelques clients stratégiques et choisis fait sens du point de vue d'Intel. Devenir une fonderie généraliste n'est pas quelque chose qui, je pense, serait une bonne chose pour Intel.

Nous tenons à remercier Mark Bohr pour le temps qu'il nous à accordé pour cette interview.
Vos réactions

Top articles